CN116801702B - 半导体器件的制造方法及半导体器件 - Google Patents
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Abstract
本发明实施例提供一种半导体器件的制造方法及半导体器件，属于半导体制造技术领域。所述制造方法包括：在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层；以介质硬掩膜层和金属硬掩膜层为刻蚀掩蔽层，在磁隧道结MTJ膜层上，形成磁隧道结MTJ；光刻底电极层图形，底电极层图形跨过磁隧道结MTJ，沿第一方向为条形，沿着第二方向的光刻胶宽度小于等于预设宽度；以及基于底电极层图形，在底电极膜层上形成底电极层。本发明实施例所提供的基于微纳工艺的半导体器件的制造方法，能够使半导体器件的底电极层图形在第二方向的光刻设计宽度小于等于磁隧道结MTJ在第二方向的长度与光刻的套刻误差*2之差，以使翻转电流Ic最小化。
Description
技术领域
本发明涉及半导体制造技术领域，具体地涉及一种半导体器件的制造方法及半导体器件。
背景技术
自旋轨道矩磁随机存储器(Spin Orbit Torque-Magnetic Random AccessMemory，SOT-MRAM)是一种利用电流，翻转磁隧道结（Magnetic Tunnel Junction，MTJ）的磁性自由层，来实现数据存储的存储设备。SOT-MRAM具有高速读写和低功耗的优点，应用前景广阔。SOT-MRAM的数据写入过程是将磁隧道结MTJ的磁性膜堆沉积在重金属底电极层上，通过在重金属底电极层中注入电流，利用重金属的自旋轨道矩效应，实现在重金属底电极层产生的自旋流中角动量，向磁性自由层的转移，进而调控磁性自由层的磁矩方向。例如，当重金属底电极层中的电流方向为正、且达到翻转电流或翻转阈值（记作Ic）以上时，磁性自由层的磁矩方向与磁性参考层平行，磁隧道结MTJ为低阻态；当重金属底电极层中的电流方向为负、且绝对值达到Ic以上时，磁性自由层的磁矩方向与磁性参考层反平行，磁隧道结MTJ为高阻态。在实际应用中，Ic越小越好。这是因为越小的Ic可以：（1）降低SOT-MRAM的整体功耗；（2）减少SOT-MRAM 写入过程中的热积累，提高热稳定性，延长使用寿命；（3）降低对晶体管驱动能力的要求，节省晶体管的layout面积，提高存储密度。
现阶段由于光刻的套刻误差等因素的存在，重金属底电极层的宽度需要大于磁隧道结MTJ的尺寸，因此，不流经磁隧道结MTJ正下方的无效电流降低了翻转效率，会增大Ic。现有的降低Ic的方式包括：通过layout版图设计，使重金属底电极层的宽度尽可能接近磁隧道结MTJ的尺寸，提高写入电流密度，减小不流经磁隧道结MTJ正下方的无效电流占比。但在现有的制造过程中，使重金属底电极层的宽度等于或者小于MTJ的尺寸，会存在刻蚀损伤磁隧道结MTJ的问题。
发明内容
本发明实施例的目的是提供一种半导体器件的制造方法，该半导体器件的制造方法能够降低半导体器件的翻转电流Ic。
为了实现上述目的，本发明实施例提供一种半导体器件的制造方法，所述半导体器件的制造方法包括：在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层；以所述介质硬掩膜层和所述金属硬掩膜层为刻蚀掩蔽层，在所述磁隧道结MTJ膜层上，形成磁隧道结MTJ；在形成所述磁隧道结MTJ的半导体结构上，光刻底电极层图形，所述底电极层图形跨过所述磁隧道结MTJ，沿第一方向为条形，沿着第二方向的光刻胶宽度小于等于预设宽度，其中，所述第一方向、所述第二方向为平行于所述衬底且相互垂直的方向；以及基于所述底电极层图形，在所述底电极膜层上形成底电极层。
可选的，沉积所述磁隧道结MTJ膜层包括：在所述底电极膜层上依次沉积自由层、势垒层和参考层。
可选的，所述以所述介质硬掩膜层和所述金属硬掩膜层为刻蚀掩蔽层，在所述磁隧道结MTJ膜层上，形成磁隧道结MTJ，包括：在所述介质硬掩膜层上，光刻出磁隧道结MTJ图形；基于所述磁隧道结MTJ图形，使用反应离子刻蚀法，刻蚀所述介质硬掩膜层至所述金属硬掩膜层；以所述介质硬掩膜层为刻蚀掩蔽层，使用反应离子刻蚀法，刻蚀所述金属硬掩膜层至所述磁隧道结MTJ膜层；以及以所述金属硬掩膜层为刻蚀掩蔽层，使用离子束刻蚀法，刻蚀磁隧道结MTJ膜层至所述底电极膜层，以形成所述磁隧道结MTJ。
可选的，在所述在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层之前，所述半导体器件的制造方法还包括：根据所述介质硬掩膜层和所述金属硬掩膜层的刻蚀选择比，确定所述介质硬掩膜层和所述金属硬掩膜层的厚度。
可选的，通过下式，设置所述预设宽度B：
B=My-E*2
其中，My为所述磁隧道结MTJ在所述第二方向的长度，E为光刻的套刻误差。
可选的，所述在形成所述磁隧道结MTJ的半导体结构上，光刻底电极层图形，包括：在形成所述磁隧道结MTJ的半导体结构上，沉积第一介质层；以及在所述第一介质层上光刻所述底电极层图形。
可选的，所述基于所述底电极层图形，在所述底电极膜层上形成底电极层，包括：以光刻胶为掩膜，使用反应离子刻蚀法，刻蚀所述第一介质层， 其中，控制刻蚀深度小于所述第一介质层的厚度，且使刻蚀深度大于所述底电极膜层的厚度。
可选的，所述基于所述底电极层图形，在所述底电极膜层上形成底电极层，还包括：使用离子束刻蚀法，进行纯物理刻蚀，在所述底电极层图形之外的区域，剩余的所述第一介质层和所述底电极膜层刻蚀完全，且允许第一预设深度的过刻量，在所述底电极层图形之内的区域，所述磁隧道结MTJ和所述底电极层上方保留第一预设厚度的所述第一介质层。
可选的，所述半导体器件的制造方法还包括：在所述磁隧道结MTJ上，沉积第二介质层；以及在所述第二介质层上刻蚀出顶接触通孔，形成顶电极层。
本发明实施例还提供一种半导体器件，所述半导体器件通过上述半导体器件的制造方法制造而成。
通过上述技术方案，本发明实施例所提供的基于微纳工艺的半导体器件的制造方法，能够使半导体器件的底电极层图形在y方向的光刻设计宽度小于等于预设宽度B（磁隧道结MTJ在y方向的长度-光刻的套刻误差*2），以使翻转电流Ic最小化，来提高SOT电流效率。本发明实施例使磁隧道结MTJ正下方未被光刻胶保护的底电极层以及磁隧道结MTJ上方的金属硬掩膜层、磁隧道结MTJ顶部和侧壁的第一介质层为刻蚀掩蔽层，实现自对准刻蚀，以减少了（重金属）底电极层电流在磁矩翻转过程中的浪费，实现SOT-MRAM翻转效率最大化，降低了Ic，并使磁隧道结MTJ正下方的底电极层的宽度和磁隧道结MTJ的尺寸基本相同。进一步地，在底电极层刻蚀过程中，在磁隧道结MTJ侧壁的第一介质层和磁隧道结MTJ顶部的金属硬掩膜层、第一介质层保护磁隧道结MTJ不被刻蚀损伤，提高了器件的良率和稳定性。
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
图1是本发明实施例提供的半导体器件的制造方法的流程示意图；
图2是依次沉积的各膜层的结构示例图；
图3A是光刻形成的磁隧道结MTJ图形的结构示例图；
图3B是刻蚀介质硬掩膜层的结构示例图；
图3C是去除图3B光刻胶的结构示例图；
图4是金属硬掩膜刻蚀的结构示例图；
图5是磁隧道结MTJ膜层刻蚀的结构示例图；
图6A沉积第一介质层的结构示例图；
图6B是图A的二分之一剖面的结构示例图；
图7A是光刻底电极图形的二分之一剖面的结构示例图；
图7B是图7A的正视示意图；
图7C是图7A的侧视示意图；
图7D是图7A的俯视示意图；
图8A是对底电极膜层第一次刻蚀的二分之一剖面的结构示例图；
图8B是图8A的正视示意图；
图8C是图8A的侧视示意图；
图9A是对底电极膜层去胶的二分之一剖面的结构示例图；
图9B是图9A的正视示意图；
图9C是图9A的侧视示意图；
图10A是对底电极膜层第二次刻蚀的二分之一剖面的结构示例图；
图10B是图10A的正视示意图；
图10C是图10A的侧视示意图；
图10D是图10A的俯视示意图；
图11A是对底电极膜层第二次刻蚀的四分之一剖面的结构示例图；
图11B是图11A的正视示意图；
图11C是图11A的侧视示意图；
图11D是图11A的俯视示意图；
图12A是底电极层刻蚀完成后的结构示例图；
图12B是图12A的正视示意图；
图12C是图12A的侧视示意图；
图12D是图12A的俯视示意图；
图13A是沉积第二介质层并形成顶接触孔的结构示例图；
图13B是顶电极层完成后的结构示例图；以及
图14是不同类型半导体器件的翻转电流的示意图。
附图标记说明
1衬底； 10底电极膜层；
20磁隧道结MTJ膜层； 21磁隧道结MTJ；
30金属硬掩膜层； 40介质硬掩膜层；
51第一介质层； 52 第二介质层；
11底电极层； 60 顶电极层。
具体实施方式
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
为便于描述，在此可以使用诸如“在… 之下”、“在… 下方”、“下部”、“在… 之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个（或另一些）元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），而本发明实施例使用的空间相对描述符可以同样地作出相应的解释。此外，在随后的制造工艺中，在所描述的操作之中/之间可能存在一个或多个附加操作，并且操作顺序可以改变。在本公开中，短语“ A、B和C之一”是指“ A、B和/或C”(A、B、C，A和B，A和C，B和C，或A、B和C)，除非另有说明，否则不表示来自A的一个元素、来自B的一个元素和来自C的一个元素。关于一个实施例描述的材料、配置、尺寸、工艺和/或操作可以在其他实施例中采用，并且可以省略其详细说明。
下文以SOT-MRAM的制造过程为例，详细介绍本发明实施例所提供的基于微纳工艺的半导体器件的制造方法，但需要说明，本发明实施例所提供的半导体器件的制造方法具有普适性，不仅适用于SOT-MRAM的制造，还同样适用于其他具有类似结构的半导体器件的制造。
图1是本发明实施例提供的半导体器件的制造方法的流程示意图，请参考图1，所述半导体器件的制造方法可以包括以下步骤：
步骤S110：在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层。
优选的，沉积所述磁隧道结MTJ膜层可以包括：在所述底电极膜层上依次沉积自由层、势垒层和参考层。
以示例说明，准备衬底1，衬底1例如为覆盖氧化硅绝缘层的单晶硅晶圆。请参考图2，在衬底1上依次沉积底电极膜层10、磁隧道结MTJ膜层20、金属硬掩膜层30和介质硬掩膜层40。其中，底电极膜层10的厚度优选为3-20nm，金属硬掩膜层30的厚度优选为50-150nm，介质硬掩膜层40的厚度优选为100-400nm。
请参考图2，本发明实施例定义了相对于上述膜层结构的方向。其中，第一方向（x方向）、第二方向（y方向）为平行于所述衬底1且相互垂直的方向，第三方向（z方向）为垂直于x方向和y方向。后文将适用同样的方向定义，不再赘述。
步骤S120：以所述介质硬掩膜层和所述金属硬掩膜层为刻蚀掩蔽层，在所述磁隧道结MTJ膜层上，形成磁隧道结MTJ。
优选的，步骤S120可以包括如下步骤S121-S124。
步骤S121，在所述介质硬掩膜层上，光刻出磁隧道结MTJ图形。
请参考图3A示例，在所述介质硬掩膜层40上，通过光刻胶光刻形成磁隧道结MTJ图形。
步骤S122，基于所述磁隧道结MTJ图形，使用反应离子刻蚀法，刻蚀所述介质硬掩膜层至所述金属硬掩膜层。
请参考图3B示例，基于步骤S121形成的磁隧道结MTJ图形，使用反应离子刻蚀法，刻蚀介质硬掩膜层40至金属硬掩膜层30。优选的，去除介质硬掩膜层40上的光刻胶层，如图3C所示。
步骤S123，以所述介质硬掩膜层为刻蚀掩蔽层，使用反应离子刻蚀法，刻蚀所述金属硬掩膜层至所述磁隧道结MTJ膜层。
请参考图4示例，以介质硬掩膜层40为刻蚀掩蔽层，使用反应离子刻蚀法，刻蚀金属硬掩膜层30至磁隧道结MTJ膜层20。
优选的，在步骤S110之前，根据所述介质硬掩膜层和所述金属硬掩膜层的刻蚀选择比，确定所述介质硬掩膜层和所述金属硬掩膜层的厚度。
继续参考图4示例，步骤S123的工艺，根据介质硬掩膜层40和金属硬掩膜层30的刻蚀选择比，以最优设置介质硬掩膜层40和金属硬掩膜层30的厚度，使介质硬掩膜层40刻蚀完成之后，介质硬掩膜层40完全消耗或略微过刻。
步骤S124，以所述金属硬掩膜层为刻蚀掩蔽层，使用离子束刻蚀法，刻蚀磁隧道结MTJ膜层至所述底电极膜层，以形成所述磁隧道结MTJ。
请参考图5示例，以金属硬掩膜层30为刻蚀掩蔽层，使用离子束刻蚀法，刻蚀磁隧道结MTJ膜层20至底电极膜层10，以形成磁隧道结MTJ21，图5示出了磁隧道结MTJ21由磁隧道结MTJ膜层20和剩余的金属硬掩膜层30共同刻蚀而成。
步骤S130：在形成所述磁隧道结MTJ的半导体结构上，光刻底电极层图形，所述底电极层图形跨过所述磁隧道结MTJ，沿第一方向为条形，沿着第二方向的光刻胶宽度小于等于预设宽度。
优选的，步骤S130可以包括：在形成所述磁隧道结MTJ的半导体结构上，沉积第一介质层；以及在所述第一介质层上光刻所述底电极层图形。
请参考图6A和图6B示例，在根据步骤S120制作的半导体结构（如图5所示）上，沉积第一介质层51，第一介质层51的厚度优选为50-100nm。
请参考图7A、图7B、图7C和图7D示例，在图6A和图6B所示的结构上，在第一介质层51上光刻所述底电极层图形。该底电极层图形跨过所述磁隧道结MTJ21，沿第一方向（x方向）为条形，沿着第二方向（y方向）的光刻胶宽度小于等于预设宽度。
优选的，通过下式，设置所述预设宽度B：
B=My-E*2 （1）
其中，My为所述磁隧道结MTJ在所述第二方向的长度，E为光刻的套刻误差。
继续参考图7A、图7B、图7C和图7D，以示例说明，底电极层图形跨过磁隧道结MTJ21，其沿y方向的光刻胶宽度小于等于预设宽度B（磁隧道结MTJ21在y方向的长度-光刻的套刻误差*2），图7C和图7D示出了预设宽度的尺寸关系。例如，某型号光刻机的套刻误差为50nm，则底电极层图形沿y方向的光刻胶宽度小于等于磁隧道结MTJ21在y方向的长度-100nm。
步骤S140：基于所述底电极层图形，在所述底电极膜层上形成底电极层。
优选的，步骤S140可以包括：以光刻胶为掩膜，使用反应离子刻蚀法，刻蚀所述第一介质层。其中，控制刻蚀深度小于所述第一介质层的厚度，且使刻蚀深度大于所述底电极膜层的厚度。
请参考图8A、图8B和图8C，以示例说明，对底电极层图形第一次刻蚀。以光刻胶为掩膜，使用反应离子刻蚀法刻蚀第一介质层51，控制刻蚀深度小于第一介质层51的厚度，且使刻蚀深度大于底电极膜层10的厚度。因此，底电极层图形之外区域的部分第一介质层51被刻蚀掉，磁隧道结MTJ21侧面的第一介质层51在刻蚀过程中会保留在在侧壁，以保护磁隧道结MTJ21不被刻蚀损伤。刻蚀完成后，去除光刻胶，剩余的第一介质层51保护磁隧道结MTJ21和底电极膜层10在去胶过程中不被损伤，如图9A、图9B和图9C所示。
优选的，步骤S140还可以包括：使用离子束刻蚀法，进行纯物理刻蚀，在所述底电极层图形之外的区域，剩余的所述第一介质层和所述底电极膜层刻蚀完全，且允许第一预设深度的过刻量，在所述底电极层图形之内的区域，所述磁隧道结MTJ和所述底电极层上方保留第一预设厚度的所述第一介质层。
请参考图10A、图10B、图10C和图10D所示的视图，以示例说明，对底电极层图形第二次刻蚀。使用离子束刻蚀法，进行整体的纯物理刻蚀。在底电极层图形之外区域，剩余第一介质层51和底电极膜层10刻蚀完全，且允许第一预设深度（优选为10-50nm）的过刻量，以保证整晶圆范围的刻蚀均匀性，磁隧道结MTJ膜层20上方的金属硬掩膜层30（图中未指示）、第一介质层51以及磁隧道结MTJ21侧壁的第一介质层51保护磁隧道结MTJ 膜层20不被刻蚀损伤；在底电极层图形之内区域，磁隧道结MTJ21和底电极膜层10（或底电极层）上方保留第一预设厚度（优选10-50nm）厚的第一介质层51。为便于观察，图11A、图11B、图11C和图11D对应示出了图10A、图10B、图10C和图10D四分之一剖面图及其三视图的示意图。进一步地，形成底电极层11后的半导体器件如图12A、图12B、图12C和图12D所示。
优选的，所述半导体器件的制造方法还可以包括：在所述磁隧道结MTJ上，沉积第二介质层；以及在所述第二介质层上刻蚀出顶接触通孔，形成顶电极层。
请参考图13A示例，底电极层11刻蚀完成后，即，在图12A、图12B、图12C和图12D所示的结构的磁隧道结MTJ21上，沉积第二介质层52，回填第二介质层52，刻蚀出顶接触通孔，沉积顶电极层60，以形成顶电极，如图13B所示，以形成前述的SOT-MRAM半导体器件。
本发明实施例还提供一种半导体器件，所述半导体器件通过上述半导体器件的制造方法制造而成。
以基于本发明实施例所提供的基于微纳工艺的半导体器件的制造方法制造的不同类型SOT-MRAM半导体器件为例，图14示出了不同类型器件的翻转电流Ic在8寸晶圆范围内的统计结果。在图14中，示例器件A的底电极层图形在y方向的光刻设计宽度比磁隧道结MTJ在y方向的尺寸小200nm，示例器件B的底电极层图形在y方向的光刻设计宽度等于磁隧道结MTJ在y方向的尺寸，示例器件C的底电极层图形在y方向的光刻设计宽度比磁隧道结MTJ在y方向的尺寸大200nm。示例器件A、B、C的磁隧道结MTJ在y方向的尺寸相同，即，示例器件A、B、C之间的唯一变量为底电极层图形在y方向的宽度。如图14可知，底电极层图形在y方向的光刻设计宽度越小，Ic越小。
据此，本发明实施例所提供的基于微纳工艺的半导体器件的制造方法，能够使半导体器件的底电极层图形在y方向的光刻设计宽度小于等于预设宽度B（磁隧道结MTJ在y方向的长度-光刻的套刻误差*2），以使翻转电流Ic最小化，来提高SOT电流效率。具体地，本发明实施例使磁隧道结MTJ正下方未被光刻胶保护的底电极层以磁隧道结MTJ膜层上方的金属硬掩膜层、磁隧道结MTJ顶部和侧壁的第一介质层为刻蚀掩蔽层，实现自对准刻蚀，减少了（重金属）底电极层电流在磁矩翻转过程中的浪费，实现SOT-MRAM翻转效率最大化，降低了Ic，并使磁隧道结MTJ正下方的底电极层的宽度和磁隧道结MTJ的尺寸基本相同。进一步地，在底电极层刻蚀过程中，在磁隧道结MTJ侧壁的第一介质层和磁隧道结MTJ膜层顶部的金属硬掩膜层、第一介质层保护磁隧道结MTJ膜层不被刻蚀损伤，提高了器件的良率和稳定性。具体地，在对底电极膜层的第一次刻蚀（即，反应离子刻蚀）时，控制刻蚀深度小于第一介质层的厚度，且使刻蚀深度大于底电极层的厚度。光刻胶未覆盖的区域的磁隧道结MTJ侧面的第一介质层在刻蚀过程中会保留在侧壁，以保护磁隧道结MTJ膜层不被刻蚀损伤。刻蚀后保留在表面的第一介质层保护（重金属）底电极膜层和磁隧道结MTJ在去胶过程中不被损伤。对底电极膜层的第二次刻蚀为整体的纯物理刻蚀（即，离子束刻蚀），在底电极层图形之外区域，剩余的第一介质层和（重金属）底电极层刻蚀完全，磁隧道结MTJ膜层上方的金属硬掩膜层、第一介质层以及磁隧道结MTJ侧壁的第一介质层，保护磁隧道结MTJ膜层不被刻蚀损伤；在底电极层图形之内区域，磁隧道结MTJ和底电极层上方保留一定厚度的第一介质层。
需要注意，发明实施例所提供的基于微纳工艺的半导体器件的制造方法及基于该方法制造的半导体器件，作为一种制造工艺，具有普适性，不仅适用于上述SOT-MRAM半导体器件的制造，还同样适用于其他具有类似结构的半导体器件的制造。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。
Claims (9)
1.一种半导体器件的制造方法，其特征在于，所述半导体器件的制造方法包括：
在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层；
以所述介质硬掩膜层和所述金属硬掩膜层为刻蚀掩蔽层，在所述磁隧道结MTJ膜层上，形成磁隧道结MTJ；
在形成所述磁隧道结MTJ的半导体结构上，光刻底电极层图形，所述底电极层图形跨过所述磁隧道结MTJ，沿第一方向为条形，沿着第二方向的光刻胶宽度小于等于预设宽度，
其中，所述第一方向、所述第二方向为平行于所述衬底且相互垂直的方向，所述预设宽度为所述磁隧道结MTJ在所述第二方向的长度与两倍光刻的套刻误差的差值；以及
基于所述底电极层图形，在所述底电极膜层上形成底电极层。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，沉积所述磁隧道结MTJ膜层包括：
在所述底电极膜层上依次沉积自由层、势垒层和参考层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述以所述介质硬掩膜层和所述金属硬掩膜层为刻蚀掩蔽层，在所述磁隧道结MTJ膜层上，形成磁隧道结MTJ，包括：
在所述介质硬掩膜层上，光刻出磁隧道结MTJ图形；
基于所述磁隧道结MTJ图形，使用反应离子刻蚀法，刻蚀所述介质硬掩膜层至所述金属硬掩膜层；
以所述介质硬掩膜层为刻蚀掩蔽层，使用反应离子刻蚀法，刻蚀所述金属硬掩膜层至所述磁隧道结MTJ膜层；以及
以所述金属硬掩膜层为刻蚀掩蔽层，使用离子束刻蚀法，刻蚀所述磁隧道结MTJ膜层至所述底电极膜层，以形成所述磁隧道结MTJ。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，在所述在半导体衬底上依次沉积底电极膜层、磁隧道结MTJ膜层、金属硬掩膜层和介质硬掩膜层之前，所述半导体器件的制造方法还包括：
根据所述介质硬掩膜层和所述金属硬掩膜层的刻蚀选择比，确定所述介质硬掩膜层和所述金属硬掩膜层的厚度。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述在形成所述磁隧道结MTJ的半导体结构上，光刻底电极层图形，包括：
在形成所述磁隧道结MTJ的半导体结构上，沉积第一介质层；以及
在所述第一介质层上光刻所述底电极层图形。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，所述基于所述底电极层图形，在所述底电极膜层上形成底电极层，包括：
以光刻胶为掩膜，使用反应离子刻蚀法，刻蚀所述第一介质层，
其中，控制刻蚀深度小于所述第一介质层的厚度，且使刻蚀深度大于所述底电极膜层的厚度。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述基于所述底电极层图形，在所述底电极膜层上形成底电极层，还包括：
使用离子束刻蚀法，进行纯物理刻蚀，
在所述底电极层图形之外的区域，剩余的所述第一介质层和所述底电极膜层刻蚀完全，且允许第一预设深度的过刻量，
在所述底电极层图形之内的区域，所述磁隧道结MTJ和所述底电极层上方保留第一预设厚度的所述第一介质层。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
在所述磁隧道结MTJ上，沉积第二介质层；以及
在所述第二介质层上刻蚀出顶接触通孔，形成顶电极层。
9.一种半导体器件，其特征在于，所述半导体器件通过权利要求1-8中任意一项所述半导体器件的制造方法制造而成。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642383B1 (ko) * | 2005-06-29 | 2006-11-03 | 주식회사 하이닉스반도체 | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 |
| CN105336850A (zh) * | 2014-06-12 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | Mram器件形成工艺中的对准方法 |
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| CN113764576A (zh) * | 2020-12-23 | 2021-12-07 | 北京航空航天大学 | 磁隧道结的制备方法及单元结构 |
| WO2022048084A1 (zh) * | 2020-09-07 | 2022-03-10 | 浙江驰拓科技有限公司 | 磁性随机存储器件及其制造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642383B1 (ko) * | 2005-06-29 | 2006-11-03 | 주식회사 하이닉스반도체 | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 |
| CN105336850A (zh) * | 2014-06-12 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | Mram器件形成工艺中的对准方法 |
| CN111864058A (zh) * | 2020-07-29 | 2020-10-30 | 浙江驰拓科技有限公司 | 存储位元的制备方法及mram的制备方法 |
| WO2022048084A1 (zh) * | 2020-09-07 | 2022-03-10 | 浙江驰拓科技有限公司 | 磁性随机存储器件及其制造方法 |
| CN113764576A (zh) * | 2020-12-23 | 2021-12-07 | 北京航空航天大学 | 磁隧道结的制备方法及单元结构 |
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