CN116801633A - 半导体存储装置及其制作工艺 - Google Patents
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Abstract
本公开了一种半导体存储装置及其制作工艺，包括衬底、有源结构、浅沟渠隔离、以及多条字线。有源结构设置在衬底中，并且还包括第一有源区以及第二有源区。第一有源区包括多个有源区单元彼此平行并且沿着第一方向延伸，第二有源区设置在第一有源区外侧，环绕所有的有源区单元。浅沟渠隔离设置在衬底中，围绕有源结构。字线设置在衬底内，并与有源区单元交错。字线包括第一字线以及第二字线，部分的有源区单元的一端直接接触第二字线，另一端直接接触第二有源区。藉此，可获得较稳定的结构。
Description
技术领域
本揭露涉及一种半导体存储装置及其制作工艺，尤其是涉及一种包括有源结构以及浅沟渠隔离的半导体存储装置及其制作工艺。
背景技术
随着半导体装置微小化以及集成电路的复杂化，组件的尺寸不断地减小，结构亦不断地变化，因此，维持小尺寸半导体组件的效能为目前业界的主要目标。在半导体制作工艺中，多半是在衬底上定义出多个有源区域作为基础，再于所述有源区域上形成所需组件。一般来说，有源区域为利用光刻及蚀刻等制作工艺在衬底上所形成多个图案，但在尺寸微缩的要求下，有源区域的宽度逐渐缩减，而各个有源区域之间的间距也渐缩小，使得其制作工艺也面临许多限制与挑战，以至于无法满足产品需求。
发明内容
本揭露之一目的在于提供一种半导体存储装置，第二字线连接部分有源区单元的端部，进而分散来自于浅沟渠隔离的应力影响，藉此，可获得较稳定的结构，以保护设置于其内侧的有源区单元，避免其内侧的有源区单元发生结构倒塌或毁损。在此设置下，本揭露之半导体存储装置可达到较为优化的元件效能。
为达上述目的，本揭露之一实施例提供一种半导体存储装置，包括衬底、有源结构、浅沟渠隔离、以及多条字线。所述衬底包括含硅基底。所述有源结构设置在所述衬底中，所述有源结构还包括第一有源区以及第二有源区。所述第一有源区包括多个有源区单元彼此平行并且沿着第一方向延伸，并且所述第二有源区设置在所述第一有源区外侧，环绕所有的所述有源区单元。所述浅沟渠隔离设置在所述衬底中，围绕所述有源结构。所述字线设置在所述衬底内，所述字线延伸于第二方向并与所述有源区单元交错，其中，所述第二方向相交且不垂直于所述第一方向。所述字线包括多条第一字线以及至少一第二字线，部分的所述有源区单元的一端直接接触所述第二字线，另一端直接接触第二有源区。
可选的，所述第一字线以第一间距沿着垂直于所述第二方向的第三方向依序排列，所述第二字线以第二间距沿着所述第三方向排列，其中，第二间距大于第一间距，第二间距为第一字线与第二字线之间的间距。
可选的，该半导体存储装置包括：至少一第一触点，设置在所述有源区单元上并介于两相邻的所述第一字线之间；以及至少一第二触点，设置在所述有源区单元上并介于相邻的所述第一字线以及所述第二字线之间，其中，所述第二触点在所述第一方向上的宽度大于所述第一触点在所述第一方向上的宽度。
可选的，所述第一触点以及所述第二触点不接触所述部分的所述有源区单元。
可选的，该半导体存储装置进一步包括：多条位线，设置在所述衬底上并与所述字线交错，所述位线延伸于所述第三方向上并分别连接所述第一触点以及所述第二触点，所述位线与所述第一触点以及所述第二触点一体成形。
为达上述目的，本揭露之一实施例提供一种半导体存储装置，包括衬底、有源结构、浅沟渠隔离、以及多条字线。所述衬底包括含硅基底。有源结构，设置在所述衬底中，所述有源结构包括：第一有源区，包括多个有源区单元彼此平行并且沿着第一方向延伸；以及第二有源区，设置在所述第一有源区外侧，环绕所有的所述有源区单元。所述浅沟渠隔离设置在所述衬底中，围绕所述有源结构。所述多条字线设置在所述衬底内，所述字线延伸于第二方向并与所述有源区单元交错，所述第二方向相交且不垂直于所述第一方向，所述字线包括多条第一字线以及至少一第二字线，所述第二字线直接接触部分的所述有源区单元的端部和另一部分的所述有源区单元的端部。
可选的，所述第一字线以第一间距沿着垂直于所述第二方向的第三方向依序排列，所述第二字线以第二间距沿着所述第三方向排列，其中，第二间距大于第一间距，第二间距为第一字线与第二字线之间的间距。
可选的，该半导体存储装置包括：至少一第一触点，设置在所述有源区单元上并介于两相邻的所述第一字线之间；以及至少一第二触点，设置在所述有源区单元上并介于相邻的所述第一字线以及所述第二字线之间，其中，所述第二触点在所述第一方向上的宽度大于所述第一触点在所述第一方向上的宽度。
可选的，所述第一触点以及所述第二触点不接触所述部分的所述有源区单元。
可选的，该半导体存储装置包括：多条位线，设置在所述衬底上并与所述字线交错，所述位线延伸于所述第三方向上并分别连接所述第一触点以及所述第二触点，所述位线与所述第一触点以及所述第二触点一体成形。
附图说明
图1至图7绘示本揭露优选实施例中半导体存储装置的制作工艺的示意图；其中
图1为本揭露的半导体存储装置于形成有源结构以及字线后的俯视示意图；
图2为图1沿切线A-A’的剖面示意图；
图3为本揭露的半导体存储装置于形成触点开口后的俯视示意图；
图4为图3沿切线A-A’的剖面示意图；
图5为本揭露的半导体存储装置于形成位线以及触点后的俯视示意图；
图6为图5沿切线A-A’的剖面示意图；以及
图7为图5沿切线B-B’的剖面示意图。
其中，附图标记说明如下：
300 半导体存储装置
110 衬底
112 浅沟渠
120 浅沟渠隔离
130 有源结构
131 第一有源区
131a、131b、131c、131d 有源区单元
133 第二有源区
133a 第一侧边
133b 第二侧边
140 埋藏式闸极结构
140a 第一字线
140b 第二字线
141 沟渠
142 介电层
143 闸极介电层
144 闸极
145 盖层
150 绝缘层
155 触点开口
155a 第一触点开口
155b 第二触点开口
160 位线
161 半导体层
162 阻障层
163 导电层
164 盖层
170 触点
170a 第一触点
170b 第二触点
180、190 第三触点
D1 第一方向
D2 第二方向
D3 第三方向
L1 第一长度
L2 第二长度
L3 第三长度
L4 第四长度
O1、O2 孔径、宽度
P1 第三间距
P2 第一间距
P3 第二间距
T1 宽度
W 宽度
具体实施方式
为使熟悉本揭露所属技术领域的一般技术者能更进一步了解本揭露，下文特列举本揭露的数个优选实施例，并配合所附的附图，详细说明本揭露的构成内容及所欲达成的功效。熟习本揭露所属领域的技术人员能在不脱离本揭露的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请先参照图1至图7，所绘示者为本揭露优选实施例中半导体存储装置300的制作工艺示意图，其中，图1、图3以及图5分别为半导体存储装置300于不同形成阶段的俯视示意图，图2、图4、图6以及图7则为半导体存储装置300于不同形成阶段的剖面示意图。半导体存储装置300包括一衬底110，例如是一硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，衬底110内设置至少一浅沟渠隔离(shallow trenchisolation,STI)120，以在衬底110定义出一有源结构(active structure)130，意即，浅沟渠隔离120系环绕有源结构130设置。其中，有源结构130进一步包括设置在一区域(例如是组件积集度相对较高的存储区域)内的第一有源区131，以及设置在另一区域内的第二有源区133(例如是组件积集度相对较低的周边区域)。优选地，所述另一区域(例如是周边区域)系设置于所述区域(例如是存储区域)外侧，使得第二有源区133可环绕设置于第一有源区131的外侧，如图1所示，但并不以此为限。
请参照图1以及图2所示，第一有源区131细部包括多个有源区单元131a、131b、131c、131d系相互平行且相互间隔地沿着第一方向D1延伸，并且相互交替地设置，其中，第一方向D1例如是相交且不垂直于y方向(例如是第二方向D2)或x方向(例如是第三方向D3)。在一实施例中，各有源区单元131a在第一方向D1上具有相同的第一长度L1以及相同的第三间距P1，并沿着第一方向D1依序排列成复数行，而可整体呈现一特定排列，如图1所示的阵列排列(array arrangement)等，但并不限于此。有源区单元131b、131c、131d则是在第一方向D1上分别具有不同于第一长度L1且彼此互不相同的长度，例如为图1所示的第二长度L2、第三长度L3、第四长度L4，其中，第四长度L4例如可小于第一长度L1、第二长度L2、第三长度L3，而第三长度L3则可大于第二长度L2，第二长度L2可大于第一长度L1(L3＞L2＞L1＞L4)，但不以此为限。并且，在第一方向D1上，各有源区单元131a、131b、131c、131d系以相同的第三间距P1沿着第一方向D1依序排列成复数行，而有源区单元131b、131c、131d则同样以相同的第三间距P1依序排列于所有的有源区单元131a的外侧，例如是位于所有的有源区单元131a的左侧、下侧、右侧以及上侧(未绘示)，而可整体呈现一特定排列，如图1所示的阵列排列(array arrangement)等，但并不限于此。
在一实施例中，第一有源区131的形成可借助但并不限定于以下所述的图案化制作工艺。例如，先在衬底110上形成一掩膜层(未绘示)，所述掩膜层包括可用以定义第一有源区131的多个有源区单元131a、131b、131c、131d的多个图案并暴露出部分的衬底110，利用所述掩膜层进行一蚀刻工艺，移除所述部分的衬底110形成至少一浅沟渠(shallowtrench)112，再于浅沟渠112内填入绝缘材料(未绘示)，如氧化硅、氮化硅或氮氧化硅等，即可形成顶面切齐衬底110表面的浅沟渠隔离120，同时定义出第一有源区131，如图1以及图2所示。在一实施例中，第一有源区131的形成还可借助一自对准双重图案化(self-aligneddouble patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reversepatterning,SARP)制作工艺，但并不限于此。
请再参照图1所示，第二有源区133系环绕地设置于第一有源区131外侧。在本实施例中，第二有源区133细部包括沿着第二方向D2延伸的至少二第一侧边133a，以及沿着第三方向D3延伸的至少一第二侧边133b，各个第一侧边133a彼此相对，并且与第二侧边133b相互邻接且依序设置，使得第二有源区133可整体呈现一矩框状(未绘示)并直接接触一部分的有源区单元131b、131c、131d。也就是说，在设置第二有源区133时，可使得一部分的有源区单元131b、131c、131d进一步连接至第二有源区133的第一侧边133a及/或第二侧边133b，并且，可使另一部分的有源区单元131a不会连接至第二有源区133的第一侧边133a以及/或第二侧边133b，而是与之分隔设置，如图1所示。此外，第一侧边133a以及第二侧边133b可具有相同的宽度T1，并且，其宽度T1优选可大于各个有源区单元131a、131b、131c、131d的宽度W，但并不限于此。在此设置下，第二有源区133可较为均匀地承受来自于有源区单元131b、131c、131d以及浅沟渠隔离120的应力影响，以获得较稳定的结构。然而，在其他实施例(未绘示)中，还可依据实际产品需求，而选择使第二有源区133完全不接触任何的有源区单元131a、131b、131c、131d，或者，亦可选择使第一侧边133a以及第二侧边133b的宽度T1等同或小于有源区单元131a的宽度W。本领域者应可理解，所述第一侧边或所述第二侧边的具体设置数量皆可依据实际需求而调整，或是还可另包含其他侧边，而使得所述第二有源区可整体呈现其他形状，不以前述矩框状为限。
需注意的是，在本实施例中，第二有源区133的形成同样可借助衬底110的图案化制作工艺，并且，可选择与第一有源区131的图案化制作工艺一并进行。也就是说，在本实施例中，可利用相同或不同的掩膜层同时定义或分别定义第一有源区131以及第二有源区133的图案，再一并蚀刻衬底110、并填入所述绝缘材料。于此，第一有源区131以及第二有源区133可包括相同的材质(即衬底110的材质)，并且，第二有源区133的第一侧边133a、第二侧边133b以及与之连接的有源区单元131b、131c、131d即可一体成形，如图1所示。在此情况下，第一有源区131中连接至第二有源区133的第一侧边133a、第二侧边133b的有源区单元131b、131c、131d即可视为第二有源区133的第一侧边133a、第二侧边133b向内延伸的一延伸部，使得第二有源区133可具有较为稳定、强化的结构，以保护设置于其内侧的第一有源区131，特别是有源区单元131a，避免有源区单元131a发生结构倒塌或毁损。然而，本领域技术人员应可理解，所述第二有源区的形成并不以前述制作工艺为限，还可借助其他制作工艺形成，例如可与所述第一有源区的制作工艺分开进行。例如，在另一实施例中，所述第二有源区的制作工艺亦可选择在所述第一有源区的制作工艺之前进行，先利用所述衬底的图案化制作工艺形成所述第二有源区，再借助一外延生长制作工艺(epitaxial growthprocess,未绘示)形成所述第一有源区，于此，所述第二有源区与所述第一有源区的顶面即可能不共平面(未绘示)；或者，在另一实施例中，所述第二有源区的制作工艺亦可选择在所述第一有源区的制作工艺之后进行，先利用所述衬底的图案化制作工艺形成所述第一有源区，再借助一沉积制程形成所述第二有源区(例如包含多晶硅、介电材质等不同于所述衬底的材质)，于此，所述第二有源区与所述第一有源区即可包含不同的材质。
接着，再如图1以及图2所示，于衬底110内形成多个闸极结构，优选为埋藏式闸极结构140。在本实施例中，是先在衬底110内形成多个相互平行且相互间隔地沿着第二方向D2延伸的沟渠141。然后，依序形成覆盖各沟渠141整体表面的介电层142、覆盖各沟渠141下半部表面的闸极介电层143、填满各沟渠141下半部的闸极144以及填满各沟渠141上半部的盖层145。如此，盖层145的表面可切齐衬底110的顶表面，如图2所示，使得位在衬底110内的埋藏式闸极结构140可作为半导体存储装置300的埋层式字线(word line,WL)，其中，各字线系平行于第二有源区的第一侧边并与有源区单元131a、131b、131c、131d交错，以接收或传递各存储单元(memory cell,未绘示)的电压信号。需注意的是，各字线(即埋藏式闸极结构140)系沿着第三方向D3依序排列，并包括多条第一字线140a以及多条第二字线140b，其中，第一字线140a以第一间距P2沿着第三方向D3依序排列，而第二字线140b则是以第二间距P3沿着第三方向D3排列于所有的第一字线140a的两相对外侧，并且第二间距P3大于第一间距P2，如图1以及图2所示。此外，另需注意的是，第一字线140a系穿过有源区单元131a、131d的中间部位，而第二字线140b则系穿过有源区单元131c的中间部位并直接接触部分的有源区单元131b的端部和另一部分的有源区单元131a的端部.换言之，部分的有源区单元131b系一端接触第二字线140b，另一端则接触第二有源区133的第一侧边133a，如图1所示。
接着，如图3(省略绘示绝缘层150)及图4所示，于衬底110的所述顶表面上形成绝缘层150，全面地覆盖衬底110并接触位在衬底110内的埋藏式闸极结构140以及浅沟渠隔离120，绝缘层150例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，但并不限于此。然后，进行蚀刻制作工艺，移除部分的绝缘层150及其下方的部分衬底110，而于衬底110内形成多个触点开口155。各触点开口155系形成在相邻的两字线(即埋藏式闸极结构140)之间，并暴露出部分的衬底110。细部来说，触点开口155还包括至少一第一触点开口155a以及至少一第二触点开口155b，其中，各第一触点开口155a系设置于有源区单元131a上并介于两相邻的第一字线140a之间，而各第二触点开口155b同样设置于有源区单元131a上，但位于相邻的第一字线140a以及第二字线140b之间，换言之，第一触点开口155a以及第二触点开口155b均不会设置在可进一步连接至第二有源区133的有源区单元131b、131c、131d上，如图3所示。此外，第一触点开口155a在第一方向D1上具有孔径O1，而第二触点开口155b则在第一方向D1上具有孔径O2。需注意的是，因第二字线140b的设置间距P3较大，使得第二触点开口155b的孔径O2亦可大于第一触点开口155a的孔径O1，如图3所示。换言之，第二字线140b的设置间距P3可以使得第二触点开口155b具有相对较大的制作空间(processwindow)。
后续，于衬底110上形成至少一位线(bit line,BL)160，如图5至图7所示，本实施例系形成多条位线160，各条位线160系相互平行且相互间隔地沿着第三方向D3延伸，并与字线(即埋藏式闸极结构140)以及有源区单元131a、131b、131c、131d交错。各位线160细部包括依序堆迭于绝缘层150上的半导体层161(例如包含多晶硅)、阻障层162(例如包含钛及/或氮化钛)、导电层163(例如包含钨、铝或铜等低阻质的金属)、以及盖层164(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。其中，部分的位线160系重迭于触点开口155，使得部分的半导体层162可填入触点开口155内并形成触点170，而构成位线接触插塞(bit line contact,BLC)。在此设置下，所述位线接触插塞(即触点170)可与位线160一体成形(如图7所示)并直接接触部分的有源区单元131a，而可电连接衬底110内的一晶体管组件(未绘示)，以接收或传递各所述存储单元的电压信号。需注意的是，考虑到位线160的清楚呈现，图5并未直接绘出触点170，但其具体位置可参考图3所示的触点开口155。细部来说，触点170还包括至少一第一触点170a以及至少一第二触点170b，第一触点170a系设置在有源区单元131a上，介于两相邻的第一字线140a之间，而第二触点170b同样设置在有源区单元131a上，介于相邻的第一字线140a以及第二字线140b之间。也就是说，触点170(包括第一触点170a以及第二触点170b)均不会设置在可进一步连接至第二有源区133的有源区单元131b、131c、131d上，且不与之接触。如此，第一触点170a可在第一方向D1上具有相对较小的宽度O1，而第二触点170b同样可因第二字线140b的设置间距P3较大而可具有相对较大的宽度O2，如图6及图7所示。
然后，再如图5所示，在位线160以及字线(即埋藏式闸极结构140)上分别形成多个第三触点180、190。其中，第三触点180系交替地设置在位线160的两端(未绘示，例如指图5所示位线160的左端及右端)而与之电连接。举例来说，第三触点180例如是设置于奇数顺序的位线160的右端，以及设置于偶数顺序的位线160的左端，如图5所示，但不以此为限。另一方面，第三触点190亦可具有类似于第三触点180的设置态样，例如可使第三触点190设置于奇数顺序的字线(即埋藏式闸极结构140)的下端，以及偶数顺序的字线(即埋藏式闸极结构140)的上端(未绘示)，但不以此为限。在此设置下，可使第三触点180、190能保有足够的制程空间，并分别透过位线160以及字线(即埋藏式闸极结构140)的端部进行电连接。
由此，即完成本揭露优选实施例之半导体存储装置300。半导体存储装置300具有环绕地设置于第一有源区131外侧的第二有源区133，使得一部分的有源区单元131b、131c、131d可进一步连接至第二有源区133的第一侧边133a及/或第二侧边133b，进而分散来自于浅沟渠隔离120的应力影响，以获得较稳定的结构。此外，半导体存储装置300具有以不同间距排列的字线(即埋藏式闸极结构140)，设置于外侧的字线140b与相邻字线140a之间具有相对较大的第二间距P3，而设置于内侧的字线140a与相邻字线140a之间具有相对较小的第一间距P2。由此，设置于相邻字线140a之间的触点170a则相应地具有相对较小的宽度O1，而设置于相邻字线140a、140b之间的触点170b则可相应地具有相对较大的宽度O2，进而可改善设置于外侧的位线接触插塞(即触点170a)的制程空间，同时可避免字线与位线直接导通。在此设置下，本揭露之半导体存储装置可达到较为优化的组件效能。
然而，本领域者应可轻易了解，为能满足实际产品需求的前提下，本揭露之半导体存储装置及其制作工艺亦可能有其它态样或可以其他手段达成，并不限于前述。举例来说，在一实施例中，亦可能在进行所述第二有源区的图案化制作工艺时，透过调整蚀刻条件，而使得所形成的边角部分圆角化，或者，在所述第二有源区上形成多个开口以进一步分散应力，但不以此为限。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体存储装置，其特征在于，包括：
衬底，所述衬底包括含硅基底；
有源结构，设置在所述衬底中，所述有源结构包括：
第一有源区，包括多个有源区单元彼此平行并且沿着第一方向延伸；以及
第二有源区，设置在所述第一有源区外侧，环绕所有的所述有源区单元；
浅沟渠隔离，设置在所述衬底中，围绕所述有源结构；以及
多条字线，设置在所述衬底内，所述字线延伸于第二方向并与所述有源区单元交错，所述第二方向相交且不垂直于所述第一方向，所述字线包括多条第一字线以及至少一第二字线，部分的所述有源区单元的一端直接接触所述第二字线，另一端直接接触第二有源区。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述第一字线以第一间距沿着垂直于所述第二方向的第三方向依序排列，所述第二字线以第二间距沿着所述第三方向排列，其中，第二间距大于第一间距，第二间距为第一字线与第二字线之间的间距。
3.根据权利要求2所述的半导体存储装置，其特征在于，包括：
至少一第一触点，设置在所述有源区单元上并介于两相邻的所述第一字线之间；以及
至少一第二触点，设置在所述有源区单元上并介于相邻的所述第一字线以及所述第二字线之间，其中，所述第二触点在所述第一方向上的宽度大于所述第一触点在所述第一方向上的宽度。
4.根据权利要求3所述的半导体存储装置，其特征在于，所述第一触点以及所述第二触点不接触所述部分的所述有源区单元。
5.根据权利要求3所述的半导体存储装置，其特征在于，进一步包括：
多条位线，设置在所述衬底上并与所述字线交错，所述位线延伸于所述第三方向上并分别连接所述第一触点以及所述第二触点，所述位线与所述第一触点以及所述第二触点一体成形。
6.一种半导体存储装置，其特征在于，包括：
衬底，所述衬底包括含硅基底；
有源结构，设置在所述衬底中，所述有源结构包括：
第一有源区，包括多个有源区单元彼此平行并且沿着第一方向延伸；以及
第二有源区，设置在所述第一有源区外侧，环绕所有的所述有源区单元；
浅沟渠隔离，设置在所述衬底中，围绕所述有源结构；以及
多条字线，设置在所述衬底内，所述字线延伸于第二方向并与所述有源区单元交错，所述第二方向相交且不垂直于所述第一方向，所述字线包括多条第一字线以及至少一第二字线，所述第二字线直接接触部分的所述有源区单元的端部和另一部分的所述有源区单元的端部。
7.根据权利要求6所述的半导体存储装置，其特征在于，所述第一字线以第一间距沿着垂直于所述第二方向的第三方向依序排列，所述第二字线以第二间距沿着所述第三方向排列，其中，第二间距大于第一间距，第二间距为第一字线与第二字线之间的间距。
8.根据权利要求7所述的半导体存储装置，其特征在于，包括：
至少一第一触点，设置在所述有源区单元上并介于两相邻的所述第一字线之间；以及
至少一第二触点，设置在所述有源区单元上并介于相邻的所述第一字线以及所述第二字线之间，其中，所述第二触点在所述第一方向上的宽度大于所述第一触点在所述第一方向上的宽度。
9.根据权利要求8所述的半导体存储装置，其特征在于，所述第一触点以及所述第二触点不接触所述部分的所述有源区单元。
10.根据权利要求6所述的半导体存储装置，其特征在于，进一步包括：
多条位线，设置在所述衬底上并与所述字线交错，所述位线延伸于所述第三方向上并分别连接所述第一触点以及所述第二触点，所述位线与所述第一触点以及所述第二触点一体成形。
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