CN116779639A - 碳化硅半导体装置 - Google Patents

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Abstract

提供一种碳化硅半导体装置，通过将空穴在沟槽的侧壁界面开始蓄积的栅极电压变更为高负电压，从而能够使用更高的负栅极电压，并能够防止开关时的误动作。碳化硅半导体装置(50)具备第一导电型的碳化硅半导体基板(1)、第一导电型的第一半导体层(2)、第二导电型的第二半导体层(6)、第一导电型的第一半导体区、沟槽(16)、隔着栅极绝缘膜(9)设置的栅极电极(10)、覆盖沟槽(16)的底面的第二导电型的第二半导体区(3)、在相邻的沟槽16之间的第二导电型的第三半导体区(4)、第一电极(12)和第二电极(13)。第三半导体区(4)在未设置第一半导体区的有源区端部与沟槽(16)的侧壁分离而配置，并与第二半导体区(3)连接。

Description

碳化硅半导体装置
技术领域
本发明涉及碳化硅半导体装置。
背景技术
碳化硅(SiC)作为代替硅(Si)的下一代的半导体材料而备受期待。将碳化硅用于半导体材料的半导体元件(以下，称为碳化硅半导体装置)与将硅用于半导体材料的以往的半导体元件相比，具有能够将导通状态下的元件的电阻降低到数百分之一和/或能够在更高温(200℃以上)的环境下使用等各种优点。这是由于碳化硅的带隙相对于硅大3倍左右、绝缘击穿电场强度比硅大近1个数量级这样的材料自身的特长。
作为碳化硅半导体装置，目前为止，肖特基势垒二极管(SBD：Schottky BarrierDiode)、平面栅结构或沟槽栅结构的纵型MOSFET(Metal Oxide Semiconductor FieldEffect Transistor：绝缘栅型场效应晶体管)被产品化。
平面栅结构是在半导体基板的正面上以平板状设置MOS栅而成的MOS栅结构。沟槽栅结构是在形成于半导体基板(半导体芯片)的正面的沟槽内埋入MOS栅而成的MOS栅结构，沿着沟槽的侧壁在与半导体基板的正面正交的方向上形成沟道(反型层)。因此，与沿着半导体基板的正面形成沟道的平面栅结构相比，能够增加每单位面积的单位单元(元件的构成单位)密度，能够增加每单位面积的电流密度，因此在成本方面是有利的。
关于以往的碳化硅半导体装置的结构，以沟槽型MOSFET为例进行说明。图9是表示以往的碳化硅半导体装置的有源区的结构的截面图。有源区是指形成元件结构且在导通状态时流动电流的区域。
沟槽型MOSFET 150的沟槽栅结构在n+型碳化硅基板101的正面沉积有n-型碳化硅外延层102。n-型碳化硅外延层102的与n+型碳化硅基板101侧相反的表面侧设置有n型高浓度区105。在n型高浓度区105内，以覆盖沟槽116的整个底面的方式选择性地设置有第一p+型基区103。在沟槽116之间设置第二p+型基区104，该第二p+型基区104由与第一p+型基区103相同高度的下部第二p+型基区104b和设置于下部第二p+型基区104b的上侧的上部第二p+型基区104a构成。
沟槽栅结构的MOS栅由p型基层106、n+型源极区107、p+型接触区108、沟槽116、栅极绝缘膜109和栅极电极110构成。以覆盖埋入沟槽116中的栅极电极110的方式设置有层间绝缘膜111。应予说明，也可以不设置p+型接触区108。在n+型源极区107和p+型接触区108上隔着阻挡金属(未图示)而设置有源极电极112。在n+型碳化硅基板101的背面设置有成为漏极电极的背面电极113。
在这样的沟槽型MOSFET 150中，为了防止因在低电压下导通而引起的误动作，尽量提高电子沟道阈值。因此，例如通过将p型基层106设为高杂质浓度或在p型基层106内设置以离子方式注入杂质而成的沟道注入层114或设为大的平带电压，来提高电子沟道阈值。
图10是表示以往的碳化硅半导体装置的有源区端部的结构的截面图。另外，图11是表示以往的碳化硅半导体装置的结构的俯视图。图9是图11的A-A’的截面图，图10是图11的B-B’的截面图。在此，有源区端部141是边缘终端区(未图示)与有源区140之间的部分，具体而言，是未设置n+型源极区107而设置有p型区(第二p+型基区104、p型基层106、沟道注入层114)的区域。边缘终端区是缓和漂移区的基体正面侧的电场并保持耐压的区域。
如图10所示，在以往的碳化硅半导体装置中，在有源区端部141中，上部第二p+型基区104a与沟槽116的侧壁接触，下部第二p+型基区104b与第一p+型基区103连接。由此，在有源区端部141，电位不上升。
另外，公知有如下碳化硅半导体装置：通过在沟槽的侧壁附近以与沟槽的侧壁分离预定距离并与第一p+型区、第二p+型区分离的方式设置第三p型区，从而能够改善低导通电阻化与抑制栅极阈值电压降低之间的权衡(trade-off)(例如，参照下述专利文献1)。
另外，公知有如下碳化硅半导体装置：在p型基区的比有源区靠外侧的位置设置p+型高浓度区，使p+型高浓度区与n+型源极区之间以及p+型高浓度区与最外侧的沟槽之间的部分成为p型碳化硅外延层，并使其在半导体基板的正面露出，从而能够提高在高温下由栅极电压控制实现的电流控制性(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2019-050352号公报
专利文献2：日本特开2020-004876号公报
发明内容
技术问题
在此，如果为了提高栅极阈值电压而提高p型基层106和/或沟道注入层114的杂质浓度，则导通电阻变大，因此杂质浓度的高度有上限。另外，为了不进行误动作，优选设为-5V、-10V、-15V左右的大的负栅极偏压，但在以往的碳化硅半导体装置中，设计为在不蓄积空穴(hole)的栅极电压下截止。
然而，根据SiC沟道的面方位、阱的种类、栅极绝缘膜109的氧化方法，有时固有的空穴开始蓄积的电压低。在此，图12是表示以往的碳化硅半导体装置的有源区的空穴的蓄积的截面图。图13是表示以往的碳化硅半导体装置的有源区端部的空穴的蓄积的截面图。在以往的碳化硅半导体装置中，即使负栅极偏压为-3V、-2V，如图12、图13所示，空穴也会蓄积于沟槽的侧壁界面，即使成为导通状态，空穴也会残留。由此，存在无法取得大的负栅极偏压而在开关时成为误动作的原因的问题。
本发明的目的在于，为了消除上述的现有技术的问题点，提供一种碳化硅半导体装置，所述碳化硅半导体装置通过将空穴开始蓄积于沟槽的侧壁界面的栅极电压变更为高的负电压，从而能够使用更高的负栅极电压，能够在开关时防止误动作。
技术方案
为了解决上述课题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。碳化硅半导体装置在第一导电型的碳化硅半导体基板的正面设置有杂质浓度低于上述碳化硅半导体基板的杂质浓度的第一导电型的第一半导体层。在上述第一半导体层的与上述碳化硅半导体基板侧相反一侧的表面设置有第二导电型的第二半导体层。在上述第二半导体层的与上述碳化硅半导体基板侧相反一侧的表面层选择性地设置有第一导电型的第一半导体区。设置有贯穿上述第一半导体区和上述第二半导体层而到达上述第一半导体层的沟槽。在上述沟槽的内部隔着栅极绝缘膜设置有栅极电极。在上述第一半导体层的内部选择性地设置有覆盖上述沟槽的底面的第二导电型的第二半导体区。在相邻的上述沟槽之间，在上述第一半导体层和上述第二半导体层的内部选择性地设置有与上述第二半导体层接触的第二导电型的第三半导体区。设置有与上述第二半导体层和上述第一半导体区接触的第一电极。在上述碳化硅半导体基板的背面设置有第二电极。上述第三半导体区在未设置有上述第一半导体区的有源区端部与上述沟槽的侧壁分离地配置，并与上述第二半导体区连接。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述第二半导体区在未设置有上述第一半导体区的有源区端部与上述沟槽的底部分离地配置。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，在上述有源区端部，在上述第三半导体区与上述沟槽的侧壁之间设置有上述第一半导体层和上述第二半导体层。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，上述沟槽为条纹状，上述有源区端部是在相邻的上述沟槽之间未设置有上述第一半导体区的上述沟槽的长度方向的端部。
根据上述发明，在有源区端部将高浓度的第二p+型基区(第二导电型的第三半导体区)与沟槽的侧壁分离。由此，被诱导的有源区端部的空穴不会扩散到低杂质浓度的p型基层(第二导电型的第二半导体层)。其结果是，在有源区，能够防止空穴在比p型基层的空穴沟道阈值小的栅极负电压下蓄积于栅极绝缘膜的侧壁界面。因此，能够使用更高的负栅极电压，能够防止开关时的误动作。
技术效果
根据本发明的碳化硅半导体装置，通过将空穴开始蓄积于沟槽的侧壁界面的栅极电压变更为高的负电压，从而可以使用更高的负栅极电压，起到在开关时能够防止误动作的效果。
附图说明
图1是表示实施方式的碳化硅半导体装置的有源区的结构的截面图。
图2A是表示实施方式的碳化硅半导体装置的有源区端部的结构的截面图。
图2B是表示实施方式的碳化硅半导体装置的有源区端部的另一结构的截面图。
图3是表示实施方式的碳化硅半导体装置的结构的俯视图。
图4是表示界面感应所需的势垒的图表。
图5是表示以往的碳化硅半导体装置的有源区端部的截止时的动作的截面图。
图6是表示以往的碳化硅半导体装置的有源区端部的截止时的动作的俯视图。
图7是表示实施方式的碳化硅半导体装置的有源区端部的截止时的动作的截面图。
图8是表示实施方式的碳化硅半导体装置的有源区端部的截止时的动作的俯视图。
图9是表示以往碳化硅半导体装置的有源区的结构的截面图。
图10是表示以往的碳化硅半导体装置的有源区端部的结构的截面图。
图11是表示现有的碳化硅半导体装置的结构的俯视图。
图12是表示以往的碳化硅半导体装置的有源区的空穴的蓄积的截面图。
图13是表示以往的碳化硅半导体装置的有源区端部的空穴的蓄积的截面图。
符号说明
1、101 n+型碳化硅基板
2、102 n-碳化硅外延层
3、103 第一p+型基区
4、104 第二p+型基区
4a、104a 上部第二p+型基区
4b、104b 下部第二p+型基区
5、105 n型高浓度区
6、106 p型基层
7、107 n+型源极区
8、108 p+型接触区
9、109 栅极绝缘膜
10、110 栅极电极
11、111 层间绝缘膜
12、112 源极电极
13、113 背面电极
14、114 沟道注入层
16、116 沟槽
17、117 空穴
40、140 有源区
41、141 有源区端部
50、150 沟槽型MOSFET
具体实施方式
以下，参照附图对本发明的碳化硅半导体装置的优选实施方式进行详细地说明。在本说明书及附图中，在标记了n或p的层和/或区域中，分别意味着电子或空穴作为多数载流子。另外，标注于n或p的+意味着是比没有标注+的层和/或区域的掺杂浓度高，标注于n或p的-意味着是比没有标注-的层和/或区域的掺杂浓度低，包含+和-的n或p的标记相同的情况表示接近的浓度，且不一定浓度相等。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的表示中，“-”是指在紧随其后的指数上标注的横线，通过在指数之前标注“-”来表示负的指数。而且，关于相同或同等的记载，考虑到制造中的偏差，优选该偏差在5％以内即可。
(实施方式)
本发明的半导体装置使用宽带隙半导体构成。在实施方式中，关于使用例如碳化硅(SiC)作为宽带隙半导体而制作(制造)的碳化硅半导体装置，以沟槽型MOSFET 50为例进行说明。图1是表示实施方式的碳化硅半导体装置的有源区的结构的截面图。
如图1所示，实施方式的碳化硅半导体装置在n+型碳化硅基板(第一导电型的碳化硅半导体基板)1的第一主面(正面)、例如在(0001)面(Si面)沉积有n-型碳化硅外延层(第一导电型的第一半导体层)2。
n+型碳化硅基板1是碳化硅单晶基板。n-型碳化硅外延层2的杂质浓度低于n+型碳化硅基板1的杂质浓度，例如为低浓度n型漂移层。在n-型碳化硅外延层2的与n+型碳化硅基板1侧相反一侧的表面可以设置有n型高浓度区5。n型高浓度区5是杂质浓度低于n+型碳化硅基板1且高于n-型碳化硅外延层2的杂质浓度的高浓度n型漂移层。
在n-型碳化硅外延层2的与n+型碳化硅基板1侧相反一侧的表面设置有p型基层(第二导电型的第二半导体层)6。以下，将n+型碳化硅基板1、n-型碳化硅外延层2、n型高浓度区5和p型基层6组合而作为碳化硅半导体基体(由碳化硅构成的半导体基板)。
在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有成为漏极电极的背面电极13。在背面电极13的表面设置有漏极电极焊盘(未图示)。
在碳化硅半导体基体的第一主面侧(p型基层6侧)形成有沟槽结构。具体而言，沟槽16从p型基层6的与n+型碳化硅基板1侧的相反一侧(碳化硅半导体基体的第一主面侧)的表面贯通p型基层6而到达n型高浓度区5(在不设置n型高浓度区5的情况下为n-型碳化硅外延层2，以下简称为(2))。沿着沟槽16的内壁，在沟槽16的底部及侧壁形成有栅极绝缘膜9，在沟槽16内的栅极绝缘膜9的内侧形成有栅极电极10。通过栅极绝缘膜9，栅极电极10与n型高浓度区5(2)和p型基层6绝缘。栅极电极10的一部分也可以从沟槽16的上方(设置有后述的源极电极12的一侧)向源极电极12侧突出。
在n-型碳化硅外延层2和n型高浓度区5(2)内设置有与沟槽16的底部接触的第一p+型基区(第二导电型的第二半导体区)3。第一p+型基区3设置于在深度方向(从源极电极12向背面电极13的方向)上与沟槽16的底部对置的位置。第一p+型基区3的宽度与沟槽16的宽度相同，或第一p+型基区3的宽度大于沟槽16的宽度。沟槽16的底部可以到达第一p+型基区3，也可以位于被夹在p型基层6和第一p+型基区3之间的n型高浓度区5(2)内。另外，在p型基层6和n型高浓度区5(2)的内部，在沟槽16之间，设置有第二p+型基区(第二导电型的第三半导体区)4。第二p+型基区4由与第一p+型基区3的高度相同的下部第二p+型基区4b和设置于下部第二p+型基区4b的表面的上部第二p+型基区4a构成。上部第二p+型基区4a的宽度可以比下部第二p+型基区4b的宽度窄。
在p型基层6的内部，在碳化硅半导体基体的第一主面侧选择性地设置有n+型源极区(第一导电型的第一半导体区)7。另外，也可以选择性地设置有p+型接触区8。另外，n+型源极区7和p+型接触区8相互接触。另外，在p型基层6的内部，为了抑制漏极电压变高的情况下的由短沟道效应引起的漏电流的增加或饱和电流的增加，在沟道附近设置有杂质浓度高于p型基层6的杂质浓度的p型的沟道注入层14。
层间绝缘膜11以覆盖埋入沟槽16的栅极电极10的方式设置于碳化硅半导体基体的第一主面侧的整个面。源极电极12经由在层间绝缘膜11开口的接触孔而与n+型源极区7和p型基层6接触。另外，在设置有p+型接触区8的情况下，源极电极12与n+型源极区7和p+型接触区8接触。源极电极12介由层间绝缘膜11与栅极电极10电绝缘。在源极电极12上设置有源极电极焊盘(未图示)。也可以在源极电极12与层间绝缘膜11之间设置有例如防止金属原子从源极电极12向栅极电极10侧扩散的阻挡金属(未图示)。
图2A是表示实施方式的碳化硅半导体装置的有源区端部的结构的截面图。图2B是表示实施方式的碳化硅半导体装置的有源区端部的另一结构的截面图。另外，图3是表示实施方式的碳化硅半导体装置的结构的俯视图。图1是图3的A-A’的截面图，图2A和图2B是图3的B-B’的截面图。在此，有源区端部41是指边缘终端区(未图示)与有源区40之间的部分，具体而言，是不设置n+型源极区7而设置有p型区(第二p+型基区4、p型基层6、沟道注入层14)的区域。边缘终端区是为了缓和漂移区的基体正面侧的电场并保持耐压而形成有JTE、空间调制或保护环等的区域。
如图2A所示，在实施方式的碳化硅半导体装置中，在有源区端部41中，上部第二p+型基区4a与沟槽16的侧壁分离地配置。因此，在上部第二p+型基区4a与沟槽16之间设置有p型基层6和n型高浓度区5(2)。优选上部第二p+型基区4a与沟槽16之间的距离为0.1μm以上，更优选为0.3μm以上。另外，下部第二p+型基区4b与第一p+型基区3连接。
另外，如图2B所示，在实施方式的碳化硅半导体装置中，还可以在有源区端部41将第一p+型基区3与沟槽16的底部分离地配置。因此，在第一p+型基区3与沟槽16的底部之间设置有n型高浓度区5(2)。优选第一p+型基区3与沟槽16的底部之间的距离为0.1μm以上，更加优选为0.3μm以上。在图2B中，下部第二p+型基区4b也与第一p+型基区3连接。在这种情况下，在有源区40中，第一p+型基区3也与沟槽16的底部分离地配置。
在此，图4是表示电势的图表。在图4中，横轴是从沟槽16的栅极绝缘膜9的界面(0.35μm)到沟道注入层14或者上部第二p+型基区4a侧(SiC内部侧)的距离，单位是μm。纵轴表示电势，单位是V。
在图4中，△的虚线表示高杂质浓度的p型区的电势，○的实线表示低杂质浓度的p型区的电势。另外，箭头A表示在高杂质浓度的p型区中为了从SiC内部向沟槽界面诱导空穴而必须越过的势垒，箭头B表示在低杂质浓度的p型区中的同样的势垒，箭头C表示使空穴经由高杂质浓度p型区的氧化膜界面到达低杂质浓度p型区的氧化膜界面的情况下所需的电势差。
到达高杂质浓度p型区的沟槽界面的空穴为了向低杂质浓度p型区的界面移动，需要越过与箭头C相当的横向的势垒。但是，横向的势垒(箭头C)比本来的与基板侧的势垒(箭头B)小。因此，在如沟道注入层14那样的低杂质浓度的p型区中，在小于预期的栅极负偏压下，受到热辅助，空穴开始从高浓度p型区横向扩散。
图5是表示以往的碳化硅半导体装置的有源区端部的截止时的动作的截面图。图6是表示以往的碳化硅半导体装置的有源区端部的截止时的动作的俯视图。图6是图5的C-C’部分的截面图。在有源区140的大部分，决定电子沟道的阈值的沟道注入层114的杂质浓度在p型基层106内成为最高浓度。在有源区端部141，由于不需要形成电子沟道，所以配置有更高浓度的第二p+型基区104。
电子沟道阈值高的部分成为空穴沟道阈值低的部分，因此，如果在截止时施加负栅极偏压，则如图5所示，在更小的栅极负电压下，在第二p+型基区104的与所在的沟槽116的栅极绝缘膜109的界面诱导空穴117。
虽然在高杂质浓度的第二p+型基区104和低杂质浓度的p型基层106存在势垒，但如图4所说明的那样，由于其差值比较小，所以被诱导的有源区端部141的空穴117如图6的箭头所示，越过势垒，经由沟槽界面向低杂质浓度的p型基层106扩散。其结果是，在有源区140中，空穴117也在比低杂质浓度的p型基层106的空穴沟道阈值小的栅极负电压下到达栅极绝缘膜109的界面。
图7是表示实施方式的碳化硅半导体装置的有源区端部的截止时的动作的截面图。图8是表示实施方式的碳化硅半导体装置的有源区端部的截止时的动作的俯视图。图8是图7的C-C’部分的截面图。在实施方式的碳化硅半导体装置中，在有源区40的大部分，决定电子沟道的阈值的沟道注入层14的杂质浓度也在p型基层6内成为最高浓度。在有源区端部41，因为不需要形成电子沟道，所以配置有更高浓度的第二p+型基区4。
p型杂质浓度高的部分成为空穴沟道阈值低的部分，因此如果在截止时施加负栅极偏压，则如图7所示，空穴17在更小的栅极负电压下在下部第二p+型基区4b所在的沟槽16的栅极绝缘膜9的界面被诱导。
在实施方式中，在有源区端部41使高浓度的第二p+型基区4与沟槽16的侧壁分离。由于从n型高浓度区5的沟槽界面的空穴来看的电势比低杂质浓度p区的电势还高，因此被诱导的有源区端部41的空穴17无法越过势垒，如图8所示，不会扩散。其结果是，在有源区40，能够防止空穴17在比低杂质浓度的p型基层6的空穴沟道阈值小的栅极负电压下到达栅极绝缘膜9的界面。因此，可以使用更高的负栅极电压，能够防止开关时的误动作。
另外，如图3所示，沟槽16为条纹状，有源区端部41存在于沟槽16的长度方向(X轴方向)的端部和与沟槽16的长度方向垂直的方向(Y轴方向)的端部。在任一端部的位置，沟槽16侧壁与上部第二p型基区4a都不接触。虽然在图3中未图示，但在有源区端部41，包括沟槽16的下方在内，在整个面设置有下部第二p+型基区4b。上部第二p+型基区4a可以如图3那样在有源区端部41设置于沟槽16的一部分侧壁，也可以以包围沟槽16的端部整体的方式设置上部第二p+型基区4a。
实施方式的碳化硅半导体装置例如能够通过在有源区端部41形成第二p+型基区4时，改变离子注入时的掩模的布局，使上部第二p+型基区4a与沟槽16的侧壁分离并以下部第二p+型基区4b与第一p+型基区3连接的方式形成，从而能够形成图2A的结构。进而，在形成第一p+型基区3时，改变离子注入时的注入能量，与沟槽16的底部分离地形成，从而能够形成图2B的结构。另外，其他结构例如能够与制作1200V的耐压等级的MOSFET的情况同样地进行制作。
如以上说明的那样，根据实施方式，在有源区端部，高浓度的第二p+型基区与沟槽的侧壁分离。由此，不易在有源区端部的沟槽界面诱导空穴。其结果是，在有源区，能够防止空穴在比p型基层的空穴沟道阈值小的栅极负电压下蓄积于栅极绝缘膜的界面。因此，能够使用更高的负栅极电压，能够防止开关时的误动作。
以上，本发明能够在不脱离本发明的主旨的范围内进行各种变更，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等根据所要求的规格等进行各种设定。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但也能够应用于碳化硅以外的例如氮化镓(GaN)等的宽带隙半导体。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
产业上的可利用性
如上所述，本发明的碳化硅半导体装置对于转换器等电力转换装置、各种工业用机械等的电源装置、汽车的点火器等中使用的功率半导体装置是有用的。

Claims (4)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的碳化硅半导体基板；
第一导电型的第一半导体层，其设置于所述碳化硅半导体基板的正面，且杂质浓度低于所述碳化硅半导体基板的杂质浓度；
第二导电型的第二半导体层，其设置于所述第一半导体层的与所述碳化硅半导体基板侧相反一侧的表面；
第一导电型的第一半导体区，其选择性地设置于所述第二半导体层的与所述碳化硅半导体基板侧相反一侧的表面层；
沟槽，其贯穿所述第一半导体区和所述第二半导体层而到达所述第一半导体层；
栅极电极，其隔着栅极绝缘膜设置于所述沟槽的内部；
第二导电型的第二半导体区，其选择性地设置于所述第一半导体层的内部，并覆盖所述沟槽的底面；
第二导电型的第三半导体区，在相邻的所述沟槽之间选择性地设置于所述第一半导体层和所述第二半导体层的内部，并与所述第二半导体层接触；
第一电极，其与所述第二半导体层和所述第一半导体区接触；
第二电极，其设置于所述碳化硅半导体基板的背面；
所述第三半导体区在未设置有所述第一半导体区的有源区端部与所述沟槽的侧壁分离地配置，并与所述第二半导体区连接。
2.根据权利要求1所述的碳化硅半导体装置，其特征在于，
所述第二半导体区在未设置有所述第一半导体区的有源区端部与所述沟槽的底部分离地配置。
3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，
在所述有源区端部，在所述第三半导体区与所述沟槽的侧壁之间设置有所述第一半导体层和所述第二半导体层。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置，其特征在于，
所述沟槽为条纹状，
所述有源区端部是在相邻的所述沟槽之间未设置有所述第一半导体区的所述沟槽的长度方向的端部。
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