JP2023138080A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】トレンチの側壁界面にホールが蓄積し始めるゲート電圧を高い負電圧に変更することで、より高い負ゲート電圧を用いることが可能となりスイッチング時に誤動作を防ぐことができる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置５０は、第１導電型の炭化珪素半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層６と、第１導電型の第１半導体領域と、トレンチ１６と、ゲート絶縁膜９を介して設けられたゲート電極１０と、トレンチ１６の底面を覆う第２導電型の第２半導体領域３と、隣り合うトレンチ１６の間に第２導電型の第３半導体領域４と、第１電極１２と、第２電極１３と、を備える。第３半導体領域４は、第１半導体領域が設けられていない活性領域端部において、トレンチ１６の側壁と離して配置され、第２半導体領域３と接続している。【選択図】図２Ｂ

Description

この発明は、炭化珪素半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。図９は、従来の炭化珪素半導体装置の活性領域の構造を示す断面図である。活性領域とは、素子構造が形成されオン状態のときに電流が流れる領域である。
トレンチ型ＭＯＳＦＥＴ１５０のトレンチゲート構造は、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積される。ｎ-型炭化珪素エピタキシャル層１０２のｎ+型炭化珪素基板１０１側に対して反対の表面側は、ｎ型高濃度領域１０５が設けられている。ｎ型高濃度領域１０５内には、トレンチ１１６の底面全体を覆うように第１ｐ+型ベース領域１０３が選択的に設けられている。トレンチ１１６間に、第１ｐ+型ベース領域１０３と同じ高さの下部第２ｐ+型ベース領域１０４ｂと、下部第２ｐ+型ベース領域１０４ｂの上側に設けられた上部第２ｐ+型ベース領域１０４ａとから構成される第２ｐ+型ベース領域１０４が設けられる。
トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層１０６、ｎ+型ソース領域１０７、ｐ+型コンタクト領域１０８、トレンチ１１６、ゲート絶縁膜１０９およびゲート電極１１０で構成される。トレンチ１１６に埋め込まれたゲート電極１１０を覆うように層間絶縁膜１１１が設けられている。なお、ｐ+型コンタクト領域１０８は設けられなくてもよい。ｎ+型ソース領域１０７およびｐ+型コンタクト領域１０８上にバリアメタル（不図示）を介して、ソース電極１１２が設けられている。ｎ+型炭化珪素基板１０１の裏面にドレイン電極となる裏面電極１１３が設けられている。
このようなトレンチ型ＭＯＳＦＥＴ１５０では、低電圧でオンすることによる誤動作を防ぐため、電子チャネル閾値をなるべく高くするようにしている。このため、例えば、ｐ型ベース層１０６を高不純物濃度にすることや、ｐ型ベース層１０６内に不純物をイオン注入したチャネルインプラ層１１４を設けることや、大きなフラットバンド電圧とすることで電子チャネル閾値を高くしている。
図１０は、従来の炭化珪素半導体装置の活性領域端部の構造を示す断面図である。また、図１１は、従来の炭化珪素半導体装置の構造を示す上面図である。図９は、図１１のＡ－Ａ’の断面図であり、図１０は、図１１のＢ－Ｂ’の断面図である。ここで、活性領域端部１４１とは、エッジ終端領域（不図示）と活性領域１４０との間の部分であり、具体的には、ｎ+型ソース領域１０７が設けられておらず、ｐ型領域（第２ｐ+型ベース領域１０４、ｐ型ベース層１０６、チャネルインプラ層１１４）が設けられている領域である。エッジ終端領域は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
図１０に示すように、従来の炭化珪素半導体装置では、活性領域端部１４１では、上部第２ｐ+型ベース領域１０４ａがトレンチ１１６の側壁に接し、下部第２ｐ+型ベース領域１０４ｂが第１ｐ+型ベース領域１０３と接続している。これにより、活性領域端部１４１で電位が上昇しないようにしている。
また、トレンチの側壁付近に、トレンチの側壁から所定距離だけ離して、かつ第１，２ｐ+型領域と離して、第３ｐ型領域を設けることで、低オン抵抗化とゲート閾値電圧低下の抑制とのトレードオフを改善することができる半導体装置が公知である（例えば、下記特許文献１参照）。
また、ｐ型ベース領域の、活性領域よりも外側にｐ+型高濃度領域を設け、ｐ+型高濃度領域とｎ+型ソース領域との間、および、ｐ+型高濃度領域と最も外側のトレンチとの間、の部分をｐ型炭化珪素エピタキシャル層にして、半導体基板のおもて面に露出させることで、高温度においてゲート電圧制御による電流制御性を向上させることができる炭化珪素半導体装置が公知である（例えば、下記特許文献２参照）。
特開２０１９－０５０３５２号公報 特開２０２０－００４８７６号公報
ここで、ゲート閾値電圧を高くするため、ｐ型ベース層１０６やチャネルインプラ層１１４の不純物濃度を高くするとオン抵抗が大きくなるため、不純物濃度の高さには上限がある。また、誤動作しないようにするため、－５Ｖ、－１０Ｖ、－１５Ｖ程度の大きな負ゲートバイアスとすることが好ましいが、従来の炭化珪素半導体装置では、ホール（正孔）を蓄積しないゲート電圧でオフするように設計されている。
しかしながら、ＳｉＣチャネルの面方位、トラップの種類、ゲート絶縁膜１０９の酸化方法によって、固有なホールが蓄積し始める電圧が低い場合がある。ここで、図１２は、従来の炭化珪素半導体装置の活性領域のホールの蓄積を示す断面図である。図１３は、従来の炭化珪素半導体装置の活性領域端部のホールの蓄積を示す断面図である。従来の炭化珪素半導体装置では、負ゲートバイアスが－３Ｖ、－２Ｖでも図１２、図１３に示すようにトレンチの側壁界面にホールが蓄積され、オン状態になってもホールが残ってしまう。これにより、負ゲートバイアスが大きくとれずスイッチング時に誤動作の原因となるという課題がある。
この発明は、上述した従来技術による問題点を解消するため、トレンチの側壁界面にホールが蓄積し始めるゲート電圧を高い負電圧に変更することで、より高い負ゲート電圧を用いることが可能となりスイッチング時に誤動作を防ぐことができる炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体層の内部に、選択的に、前記トレンチの底面を覆う第２導電型の第２半導体領域が設けられる。隣り合う前記トレンチの間において、前記第１半導体層および前記第２半導体層の内部に選択的に、前記第２半導体層に接する第２導電型の第３半導体領域が設けられる。前記第２半導体層および前記第１半導体領域に接する第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第３半導体領域は、前記第１半導体領域が設けられていない活性領域端部において、前記トレンチの側壁と離して配置され、前記第２半導体領域と接続している。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域が設けられていない活性領域端部において、前記トレンチの底部と離して配置されることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記活性領域端部において、前記第３半導体領域と前記トレンチの側壁との間には、前記第１半導体層および前記第２半導体層が設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチは、ストライプ形状であり、前記活性領域端部は、隣り合う前記トレンチの間に前記第１半導体領域が設けられていない、前記トレンチの長手方向の端部であることを特徴とする。
上述した発明によれば、活性領域端部で高濃度の第２ｐ+型ベース領域（第２導電型の第３半導体領域）をトレンチの側壁から離している。これにより、誘起された活性領域端部のホールは、低不純物濃度のｐ型ベース層（第２導電型の第２半導体層）に拡散することはない。この結果、活性領域に、ｐ型ベース層のホールチャネル閾値よりも小さいゲート負電圧でホールがゲート絶縁膜の側壁界面に蓄積されることを防止できる。このため、より高い負ゲート電圧を用いることが可能となり、スイッチング時の誤動作を防ぐことができる。
本発明にかかる炭化珪素半導体装置によれば、トレンチの側壁界面にホールが蓄積し始めるゲート電圧を高い負電圧に変更することで、より高い負ゲート電圧を用いることが可能となりスイッチング時に誤動作を防ぐことができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の活性領域端部の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の活性領域端部の他の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 界面誘起に必要なポテンシャルバリアを示すグラフである。 従来の炭化珪素半導体装置の活性領域端部のオフ時の動作を示す断面図である。 従来の炭化珪素半導体装置の活性領域端部のオフ時の動作を示す平面図である。 実施の形態にかかる炭化珪素半導体装置の活性領域端部のオフ時の動作を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の活性領域端部のオフ時の動作を示す平面図である。 従来の炭化珪素半導体装置の活性領域の構造を示す断面図である。 従来の炭化珪素半導体装置の活性領域端部の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の活性領域のホールの蓄積を示す断面図である。 従来の炭化珪素半導体装置の活性領域端部のホールの蓄積を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ５０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の活性領域の構造を示す断面図である。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを合わせて炭化珪素半導体基体（炭化珪素からなる半導体基板）とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極となる裏面電極１３が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。
ｎ-型炭化珪素エピタキシャル層２およびｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第１ｐ+型ベース領域（第２導電型の第２半導体領域）３が設けられている。第１ｐ+型ベース領域３は、トレンチ１６の底部と深さ方向（ソース電極１２から裏面電極１３への方向）に対向する位置に設けられる。第１ｐ+型ベース領域３の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第１ｐ+型ベース領域３に達してもよいし、ｐ型ベース層６と第１ｐ+型ベース領域３に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。また、ｐ型ベース層６およびｎ型高濃度領域５（２）の内部には、トレンチ１６の間に、第２ｐ+型ベース領域（第２導電型の第３半導体領域）４が設けられている。第２ｐ+型ベース領域４は、第１ｐ+型ベース領域３と同じ高さの下部第２ｐ+型ベース領域４ｂと、下部第２ｐ+型ベース領域４ｂの表面に設けられた上部第２ｐ+型ベース領域４ａとから構成される。上部第２ｐ+型ベース領域４ａの幅は、下部第２ｐ+型ベース領域４ｂの幅より狭くてもよい。
ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。また、ｐ型ベース層６の内部に、ドレイン電圧が高くなった場合の短チャネル効果によるリーク電流の増加や飽和電流の増加を抑えるためにｐ型ベース層６よりも高不純物濃度のｐ型のチャネルインプラ層１４をチャネル近傍に設けている。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。
図２Ａは、実施の形態にかかる炭化珪素半導体装置の活性領域端部の構造を示す断面図である。図２Ｂは、実施の形態にかかる炭化珪素半導体装置の活性領域端部の他の構造を示す断面図である。また、図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図１は、図３のＡ－Ａ’の断面図であり、図２Ａおよび図２Ｂは、図３のＢ－Ｂ’の断面図である。ここで、活性領域端部４１とは、エッジ終端領域（不図示）と活性領域４０との間の部分であり、具体的には、ｎ+型ソース領域７が設けられておらず、ｐ型領域（第２ｐ+型ベース領域４、ｐ型ベース層６、チャネルインプラ層１４）が設けられている領域である。エッジ終端領域は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持するためにＪＴＥ、空間変調またはガードリング等が形成された領域である。
図２Ａに示すように、実施の形態の炭化珪素半導体装置では、活性領域端部４１では、上部第２ｐ+型ベース領域４ａがトレンチ１６の側壁と離して配置される。このため、上部第２ｐ+型ベース領域４ａとトレンチ１６との間にｐ型ベース層６およびｎ型高濃度領域５（２）が設けられている。上部第２ｐ+型ベース領域４ａとトレンチ１６との間の距離は、０．１μｍ以上であることが好ましく、０．３μｍ以上であることがより好ましい。また、下部第２ｐ+型ベース領域４ｂが第１ｐ+型ベース領域３と接続している。
また、図２Ｂに示すように、実施の形態の炭化珪素半導体装置では、さらに活性領域端部４１で、第１ｐ+型ベース領域３がトレンチ１６の底部と離して配置されてもよい。このため、第１ｐ+型ベース領域３とトレンチ１６の底部との間にｎ型高濃度領域５（２）が設けられている。第１ｐ+型ベース領域３とトレンチ１６の底部との間の距離は、０．１μｍ以上であることが好ましく、０．３μｍ以上であることがより好ましい。図２Ｂでも、下部第２ｐ+型ベース領域４ｂが第１ｐ+型ベース領域３と接続している。この場合、活性領域４０でも、第１ｐ+型ベース領域３がトレンチ１６の底部と離して配置されてもよい。
ここで、図４は、ポテンシャルを示すグラフである。図４において、横軸は、トレンチ１６のゲート絶縁膜９の界面（０．３５μｍ）からチャネルインプラ層１４または上部第２ｐ+型ベース領域４ａ側（ＳｉＣ内部側）への距離であり、単位はμｍである。縦軸は、ポテンシャルを示し、単位はＶである。
図４では、△の点線は、高不純物濃度のｐ型領域のポテンシャルを示し、○の実線は、低不純物濃度のｐ型領域のポテンシャルを示す。また、矢印Ａは、高不純物濃度のｐ型領域でＳｉＣ内部からトレンチ界面へホールが誘起されるのに越えなくてはならないポテンシャルバリアを示し、矢印Ｂは、低不純物濃度のｐ型領域での同様なポテンシャルバリアを示し、矢印Ｃは、低不純物濃度ｐ型領域の酸化膜界面に高不純物濃度ｐ型領域の酸化膜界面を経由してホールを到達させる場合に必要なポテンシャル差を示す。
高不純物濃度ｐ型領域のトレンチ界面に到達したホールが低不純物濃度ｐ型領域の界面に移動するには矢印Ｃに相当する横方向へのポテンシャルバリアを越える必要がある。ただし、横方向へのポテンシャルバリア（矢印Ｃ）は、本来の基板側とのポテンシャルバリア（矢印Ｂ）よりも小さい。このため、チャネルインプラ層１４のような低不純物濃度のｐ型領域では、予想されるゲート負バイアスより小さいバイアスで、熱のアシストを受け高濃度ｐ型領域からの横方向へのホール拡散が始まる。
図５は、従来の炭化珪素半導体装置の活性領域端部のオフ時の動作を示す断面図である。図６は、従来の炭化珪素半導体装置の活性領域端部のオフ時の動作を示す平面図である。図６は、図５のＣ－Ｃ’部分の断面図である。活性領域１４０の大部分では、電子チャネルの閾値を決定するチャネルインプラ層１１４の不純物濃度がｐ型ベース層１０６内で最高濃度となっている。活性領域端部１４１では、電子チャネルを形成する必要がないため、さらに高濃度の第２ｐ+型ベース領域１０４が配置されている。
電子チャネル閾値が高い部分は、ホールチャネル閾値が低い部分となるため、オフ時に、負ゲートバイアスが印加されると、図５に示すように、より小さいゲート負電圧で第２ｐ+型ベース領域１０４のあるトレンチ１１６のゲート絶縁膜１０９との界面にホール１１７が誘起される。
高不純物濃度の第２ｐ+型ベース領域１０４と低不純物濃度のｐ型ベース層１０６には、ポテンシャルバリアが存在するが、図４で説明したように、その差は比較的小さいため、誘起された活性領域端部１４１のホール１１７は、図６の矢印に示すように、低不純物濃度のｐ型ベース層１０６へポテンシャルバリアを乗り越えてトレンチ界面を介して拡散していく。この結果、活性領域１４０においても、低不純物濃度のｐ型ベース層１０６のホールチャネル閾値よりも小さいゲート負電圧でホール１１７がゲート絶縁膜１０９の界面に到達する。
図７は、実施の形態にかかる炭化珪素半導体装置の活性領域端部のオフ時の動作を示す断面図である。図８は、実施の形態にかかる炭化珪素半導体装置の活性領域端部のオフ時の動作を示す平面図である。図８は、図７のＣ－Ｃ’部分の断面図である。実施の形態にかかる炭化珪素半導体装置でも、活性領域４０の大部分では、電子チャネルの閾値を決定するチャネルインプラ層１４の不純物濃度がｐ型ベース層６内で最高濃度となっている。活性領域端部４１では、電子チャネルを形成する必要がないため、さらに高濃度の第２ｐ+型ベース領域４が配置されている。
ｐ型不純物濃度の高い部分がホールチャネル閾値の低い部分となるため、オフ時に負ゲートバイアスが印加されると、ホール１７は、図７に示すように、より小さいゲート負電圧で下部第２ｐ+型ベース領域４ｂのあるトレンチ１６のゲート絶縁膜９の界面に誘起される。
実施の形態では、活性領域端部４１で高濃度の第２ｐ+型ベース領域４をトレンチ１６の側壁から離している。ｎ型高濃度領域５のトレンチ界面のホールからみたポテンシャルは低不純物濃度ｐ領域よりもさらに高いため、誘起された活性領域端部４１のホール１７は、ポテンシャルバリアを乗り越えることができず、図８に示すように、拡散することはない。この結果、活性領域４０に、低不純物濃度のｐ型ベース層６のホールチャネル閾値よりも小さいゲート負電圧でホール１７がゲート絶縁膜９の界面に到達することを防止できる。このため、より高い負ゲート電圧を用いることが可能となり、スイッチング時の誤動作を防ぐことができる。
また、図３に示すように、トレンチ１６はストライプ形状であり、活性領域端部４１は、トレンチ１６の長手方向（Ｘ軸方向）の端部と、トレンチ１６の長手方向と垂直な方向（Ｙ軸方向）の端部とに存在する。いずれの場所でもトレンチ１６側壁と上部第２ｐ型ベース領域４ａは接することは無い。図３で図示してないが、活性領域端部４１にはトレンチ１６の下を含め下部第２ｐ+型ベース領域４ｂが全面に設けられている。上部第２ｐ+型ベース領域４ａは、図３のように活性領域端部４１でトレンチ１６の一部側壁に設けてもよいし、トレンチ１６の端部全体を取り囲むように上部第２ｐ+型ベース領域４ａを設けてもよい。
実施の形態にかかる炭化珪素半導体装置は、例えば、活性領域端部４１に第２ｐ+型ベース領域４を形成する際に、イオン注入時のマスクのレイアウトを変更して、上部第２ｐ+型ベース領域４ａがトレンチ１６の側壁と離れ、下部第２ｐ+型ベース領域４ｂが第１ｐ+型ベース領域３と接続するように形成することで、図２Ａの構造を形成することができる。さらに、第１ｐ+型ベース領域３を形成する際、イオン注入時の注入エネルギーを変更して、トレンチ１６の底部と離して、形成することで、図２Ｂの構造を形成することができる。また、他の構造は、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作製する場合と同様に作製することができる。
以上、説明したように、実施の形態によれば、活性領域端部で高濃度の第２ｐ+型ベース領域をトレンチの側壁から離している。これにより、活性領域端部のトレンチ界面にホールは誘起されにくい。この結果、活性領域に、ｐ型ベース層のホールチャネル閾値よりも小さいゲート負電圧でホールがゲート絶縁膜の界面に蓄積されることを防止できる。このため、より高い負ゲート電圧を用いることが可能となり、スイッチング時の誤動作を防ぐことができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-炭化珪素エピタキシャル層
３、１０３ 第１ｐ+型ベース領域
４、１０４ 第２ｐ+型ベース領域
４ａ、１０４ａ 上部第２ｐ+型ベース領域
４ｂ、１０４ｂ 下部第２ｐ+型ベース領域
５、１０５ ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４、１１４ チャネルインプラ層
１６、１１６ トレンチ
１７、１１７ ホール
４０、１４０ 活性領域
４１、１４１ 活性領域端部
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (4)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の内部に、選択的に設けられた、前記トレンチの底面を覆う第２導電型の第２半導体領域と、
    隣り合う前記トレンチの間において、前記第１半導体層および前記第２半導体層の内部に選択的に設けられた、前記第２半導体層に接する第２導電型の第３半導体領域と、
    前記第２半導体層および前記第１半導体領域に接する第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第３半導体領域は、前記第１半導体領域が設けられていない活性領域端部において、前記トレンチの側壁と離して配置され、前記第２半導体領域と接続していることを特徴とする炭化珪素半導体装置。
  2. 前記第２半導体領域は、前記第１半導体領域が設けられていない活性領域端部において、前記トレンチの底部と離して配置されることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記活性領域端部において、前記第３半導体領域と前記トレンチの側壁との間には、前記第１半導体層および前記第２半導体層が設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記トレンチは、ストライプ形状であり、
    前記活性領域端部は、隣り合う前記トレンチの間に前記第１半導体領域が設けられていない、前記トレンチの長手方向の端部であることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
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