CN116779566A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 239000010410 layer Substances 0.000 claims abstract description 207
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000012790 adhesive layer Substances 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 71
- 238000005530 etching Methods 0.000 claims description 54
- 239000002313 adhesive film Substances 0.000 claims description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 239000010941 cobalt Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000003929 acidic solution Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 description 11
- 239000007788 liquid Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004090 dissolution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；在所述基底和第一导电结构上形成介电层，所述介电层内具有第一开口；在所述第一开口的侧壁面形成粘附层；形成所述粘附层后，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构，所述初始第二导电结构的底部与第一导电结构的暴露的表面接触；平坦化所述初始第二导电结构。从而，提高了半导体结构的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
目前，在半导体制造过程中，采用刻蚀工艺在层间介质层中形成开口，随后在开口中填充导电材料形成电连接结构，以用于半导体器件之间的电连接是一种广泛使用的工艺。
然而，现有的半导体结构的性能仍然较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；位于所述基底和第一导电结构上的介电层；位于所述介电层内的第二导电结构，所述第二导电结构的底部与所述第一导电结构的暴露的表面接触；位于所述介电层与所述第二导电结构的侧壁面之间的粘附层。
可选的，还包括：位于所述介电层与所述基底和第一导电结构之间的刻蚀停止层；所述第二导电结构沿所述基底表面的法线方向贯穿所述刻蚀停止层。
可选的，所述粘附层的膜厚范围是10埃～30埃。
可选的，所述第一导电结构的材料包括钴，所述第二导电结构的材料包括钨，所述粘附层的材料包括氮化钛，所述介电层的材料包括氧化硅。
可选的，所述基底还包括：位于所述器件结构和导电层上的基底介电层，所述第一导电结构位于所述基底介电层内，且所述第一导电结构与所述器件结构电连接。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；在所述基底和第一导电结构上形成介电层，所述介电层内具有第一开口；在所述第一开口的侧壁面形成粘附层；形成所述粘附层后，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构，所述初始第二导电结构的底部与第一导电结构的暴露的表面接触；平坦化所述初始第二导电结构。
可选的，还包括：在形成介电层之前，在所述基底的表面和所述第一导电结构的表面形成刻蚀停止层；所述第一开口的底部暴露出所述第一导电结构上的刻蚀停止层；在形成所述粘附层之后，刻蚀所述刻蚀停止层，直至暴露出所述第一导电结构的表面，在所述刻蚀停止层内形成与所述第一开口连通的第二开口；所述初始第二导电结构还形成于所述第二开口内。
可选的，所述介电层和所述第一开口的形成方法包括：在所述刻蚀停止层表面形成初始介电层；刻蚀所述初始介电层，直至暴露出所述第一导电结构上的刻蚀停止层表面，形成所述介电层和所述第一开口。
可选的，还包括：平坦化所述初始第二导电结构之前，采用化学气相沉积工艺，在所述初始第二导电结构表面和所述介电层的表面形成牺牲层。
可选的，在所述第一开口的侧壁面形成粘附层的方法包括：在所述第一开口的内壁面和所述介电层的表面形成粘附膜；采用各向异性的刻蚀工艺刻蚀所述粘附膜，直至去除所述第一开口的底部和所述介电层的表面的粘附膜。
可选的，所述粘附膜的形成工艺包括：原子层沉积工艺。
可选的，所述各向异性的刻蚀工艺包括：等离子体刻蚀工艺。
可选的，所述等离子体刻蚀工艺采用的气体包括氩气。
可选的，所述第一导电结构的材料与所述初始第二导电结构的材料不同。
可选的，所述第一导电结构的材料包括钴，所述初始第二导电结构的材料包括钨，所述粘附层的材料包括氮化钛。
可选的，平坦化所述初始第二导电结构的工艺包括化学机械研磨工艺，所述化学机械研磨工艺采用的研磨液为酸性溶液。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构的形成方法中，在平坦化初始第二导电结构之前，在第一开口的侧壁面形成粘附层，接着，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构。通过所述粘附层对所述介电层的材料、对所述第一开口内的初始第二导电结构的材料的良好的粘附性，能够减少所述第一开口的侧壁面与所述第一开口内的初始第二导电结构的侧壁之间的缝隙，因此，减少了平坦化初始第二导电结构时渗透至第一导电结构的研磨液，从而，减少了所述研磨液对第一导电结构的腐蚀，由此，减少了第一导电结构受到的损伤，提高了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的剖面结构示意图；
图4至图14是本发明一实施例的半导体结构形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有的半导体结构性能较差。以下结合附图进行详细说明。
图1至图3是一种半导体结构的形成方法各步骤的剖面结构示意图。
请参考图1，提供衬底100，所述衬底100内具有第一导电结构110，所述衬底100表面暴露出所述第一导电结构110表面。
请继续参考图1，在所述衬底100表面形成介质层120。
请继续参考图1，在所述介质层120内形成开口121，所述开口底部暴露出所述第一导电结构110表面。
请参考图2，采用选择性金属化学气相沉积工艺，在所述开口121内形成第二导电结构材料层130。
所述选择性金属化学气相沉积工艺中，对所述第一导电结构110的材料的选择性好，对所述介质层120的材料的选择性差。即：第二导电结构材料层130的材料容易在第一导电结构110表面成核生长，不易在介质层120表面成核生长。
从而，第二导电结构材料层130的材料能够自所述第一导电结构110表面向上生长，可减少第二导电结构材料层130内的空洞缺陷，提高后续形成的第二导电结构的电学性能。
请继续参考图2，在所述第二导电结构材料层130和所述介质层120表面形成牺牲层140，为后续的平坦化步骤提供牺牲材料。
请参考图3，平坦化所述第二导电结构材料层130，直至暴露出所述介质层120表面，或是直至降低所述介质层120的高度，形成第二导电结构150。
然而，上述实施例中，由于所述选择性金属化学气相沉积工艺对所述第一导电结构110的材料的选择性好，对所述介质层120的材料的选择性差，因此，第二导电结构材料层130与开口121侧壁面之间的粘附性差，从而，第二导电结构材料层130的侧壁与开口121侧壁面之间容易产生缝隙。
由此，平坦化所述第二导电结构材料层130时，研磨液容易通过所述缝隙渗透至第一导电结构110并对第一导电结构110腐蚀，致使第一导电结构110受到损伤，造成半导体结构性能较差。
为解决上述技术问题，本发明的技术方案提供一种半导体结构及其形成方法，由于提供基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；在所述基底和第一导电结构上形成介电层，所述介电层内具有第一开口；在所述第一开口的侧壁面形成粘附层；形成所述粘附层后，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构，所述初始第二导电结构的底部与第一导电结构的暴露的表面接触；平坦化所述初始第二导电结构。从而，提高了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明一实施例的半导体结构形成过程的剖面结构示意图。
请参考图4，提供基底200，所述基底200内具有暴露表面的第一导电结构210。
在本实施例中，所述基底200包括：衬底(未图示)、器件结构(未图示)和导电层(未图示)。
所述导电层的材料包括钨。
所述导电层包括：与所述器件结构连接的导电插塞。
所述器件结构包括：栅极结构或源漏结构等。
在本实施例中，所述基底200还包括：位于所述器件结构和导电层上的基底介电层(未图示)。
在本实施例中，所述第一导电结构210位于所述基底介电层内，所述基底介电层表面暴露出所述第一导电结构210表面，并且，所述第一导电结构210与所述器件结构电连接。
在本实施例中，所述第一导电结构210的材料包括钴。
请参考图5，在所述基底200的表面和所述第一导电结构210的表面形成刻蚀停止层220。
所述刻蚀停止层220的材料与后续形成的介电层的材料不同。
在本实施例中，所述刻蚀停止层220的材料包括氮化硅。
在本实施例中，形成所述刻蚀停止层220的工艺包括化学气相沉积工艺或物理气相沉积工艺等。
接着，在所述基底200和第一导电结构210上形成介电层，所述介电层内具有第一开口。形成所述介电层和所述第一开口的详细步骤请参考图6至图7。
请参考图6，在所述刻蚀停止层220表面形成初始介电层230。
所述初始介电层230为后续形成介电层提供材料。
在本实施例中，所述初始介电层230的材料包括氧化硅。
在本实施例中，形成所述初始介电层230的工艺包括化学气相沉积工艺或物理气相沉积工艺等。
请参考图7，刻蚀所述初始介电层230，直至暴露出所述第一导电结构210上的刻蚀停止层220表面，形成介电层231和第一开口232。
由此，在所述基底200和第一导电结构210上形成介电层231、以及位于所述介电层231内的第一开口232。
具体的，本实施例中的第一开口232的底部，暴露出所述第一导电结构210上的刻蚀停止层220。
在本实施例中，由于在刻蚀所述初始介电层230，以形成介电层231和第一开口232之前，在所述基底200的表面和所述第一导电结构210的表面形成刻蚀停止层220，因此，可通过所述刻蚀停止层220在刻蚀所述初始介电层230的过程中，保护所述第一导电结构210的表面，减少刻蚀所述初始介电层230的过程对所述第一导电结构210造成的损伤，以提高半导体结构的性能。
具体的，本实施例中刻蚀所述初始介电层230，以形成介电层231和第一开口232的方法包括：在所述初始介电层230表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出所述第一导电结构210上的初始介电层230表面；以所述第一掩膜层为掩膜，刻蚀所述初始介电层230，直至暴露出所述刻蚀停止层220表面。
在本实施例中，刻蚀所述初始介电层230的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
在本实施例中，形成所述第一开口232之后，去除剩余的第一掩膜层。
在又一实施例中，在后续形成第二开口之后，去除剩余的第一掩膜层。
在另一实施例中，不形成刻蚀停止层，并且，在所述基底和第一导电结构表面形成介电层，所述介电层内具有第一开口，且所述第一开口的底部暴露出所述第一导电结构表面。
具体而言，在另一实施例中，所述介电层和所述第一开口的形成方法包括：在所述基底和第一导电结构表面形成初始介电层；在所述初始介电层表面形成第一掩膜层，所述第一掩膜层暴露出所述第一导电结构上的初始介电层表面；以所述第一掩膜层为掩膜刻蚀所述初始介电层，直至暴露出所述第一导电结构表面，形成所述介电层和所述第一开口。
接着，在所述第一开口232的侧壁面形成粘附层。形成所述粘附层的详细步骤请参考图8至图10。
请参考图8，在所述第一开口232的内壁面和所述介电层231的表面形成粘附膜240。
所述粘附膜240为形成所述粘附层提供材料。
在本实施例中，形成所述粘附膜240的工艺包括原子层沉积工艺(ALD)。基于原子层沉积工艺的特点，可形成膜厚均匀可控且材质致密的粘附膜240，以形成膜厚均匀可控且材质致密的粘附层，因此，能够更多地减少渗透至第一导电结构210的研磨液，从而，更好地提高了半导体结构的性能。
在本实施例中，所述粘附膜240的材料包括氮化钛。
请参考图9和图10，采用各向异性的刻蚀工艺刻蚀所述粘附膜240，直至去除所述第一开口232的底部和所述介电层231表面的粘附膜240，在所述第一开口232的侧壁面形成粘附层241。
需要说明的是，图9是刻蚀所述粘附膜240的过程示意图，图10是结束刻蚀所述粘附膜240后形成粘附层241的示意图。
在本实施例中，由于在形成所述粘附膜240、以及刻蚀所述粘附膜240之前，在所述基底200的表面和所述第一导电结构210的表面形成刻蚀停止层220，因此，所述刻蚀停止层220能够在形成所述粘附膜240、以及刻蚀所述粘附膜240的过程中，保护所述第一导电结构210的表面，减少形成所述粘附膜240、以及刻蚀所述粘附膜240的工艺对所述第一导电结构210造成的损伤和影响，以更好地提高半导体结构的性能。
在本实施例中，所述各向异性的刻蚀工艺包括：等离子体刻蚀工艺。
具体的，所述等离子体刻蚀工艺采用的气体包括氩气。
具体的，所述等离子体刻蚀工艺的偏置电压小于或等于-250V，以使所述等离子体刻蚀工艺中的离子具有较小的入射角(与基底200表面的法线方向上的夹角)，实现对所述粘附膜240的各向异性刻蚀。
在本实施例中，所述粘附层241的材料包括氮化钛。
在本实施例中，所述粘附层241的膜厚W的范围是10埃～30埃。
所述粘附层241的膜厚过薄，则容易对所述第一开口232的侧壁、以及后续形成的位于第一开口232内的初始第二导电结构的侧壁面的粘附效果不足，导致减少所述第一开口232的侧壁面与所述第一开口232内的初始第二导电结构的侧壁之间的缝隙的效果差，造成对后续平坦化过程中的研磨液腐蚀第一导电结构的改善效果较差。所述粘附层241过厚，则占用过多第一开口232内的空间，导致对后续形成的第二导电结构的宽度影响较大，导致第二导电结构的性能较差。因此，采用适宜的膜厚W的范围，即，使所述粘附层241的膜厚W的范围是10埃～30埃，能够兼顾更好地减少研磨液对第一导电结构的腐蚀、以及更少或是不影响第二导电结构的性能。
请参考图11，在形成所述粘附层241之后，刻蚀所述刻蚀停止层220，直至暴露出所述第一导电结构210的表面，在所述刻蚀停止层220内形成与所述第一开口232连通的第二开口221。
在本实施例中，所述第二开口221底部暴露出所述第一导电结构210表面，以在后续能够形成与所述第一导电结构210接触的初始第二导电结构。
在本实施例中，所述第一开口232和所述第二开口221均用于为后续形成初始第二导电结构提供空间。
在另一实施例中，由于不形成第二开口，因此，通过第一开口为后续形成初始第二导电结构提供空间。
在本实施例中，刻蚀所述刻蚀停止层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
接着，请参考图12，采用选择性金属化学气相沉积工艺，在所述第二开口221和第一开口232内形成初始第二导电结构251，所述初始第二导电结构251的底部与所述第一导电结构210的暴露的表面接触。
在本实施例中，所述初始第二导电结构251用于为后续形成第二导电结构提供材料。
在本实施例中，所述初始第二导电结构251的材料与所述第一导电结构210的材料不同。
在本实施例中，所述初始第二导电结构251的材料包括钨。
在本实施例中，形成所述初始第二导电结构251的选择性金属化学气相沉积工艺为选择性钨生长工艺，所述选择性金属化学气相沉积工艺对含金属材料的选择性好且对介电材料的选择性差，因此，通过所述选择性金属化学气相沉积工艺能够自所述第一导电结构210表面向上生长，改善填充第一开口232时材料在第一开口232顶部先闭合的情况，减少初始第二导电结构251中的孔洞缺陷，从而，可减少第二导电结构中的缺陷，提升半导体结构的性能。
与此同时，氮化钛对氧化硅和钨均具有良好的粘附性，因此，通过在所述第一开口232的侧壁面形成所述粘附层241，并在形成所述粘附层241后，在所述第一开口232内填充所述初始第二导电结构251的材料，能够减少所述第一开口232的侧壁面与所述初始第二导电结构251的侧壁之间的缝隙。
在另一实施例中，由于不形成刻蚀停止层，因此，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构。
请参考图13，采用化学气相沉积工艺，在所述初始第二导电结构251表面和所述介电层231的表面形成牺牲层252。
在本实施例中，所述牺牲层252为后续的平坦化步骤提供可牺牲的材料。
在本实施例中，所述牺牲层251的材料包括钨。
请参考图14，平坦化所述牺牲层252和所述初始第二导电结构251。
由于在平坦化初始第二导电结构251之前，在第一开口232的侧壁面形成粘附层241，接着，采用选择性金属化学气相沉积工艺，在第一开口241内形成初始第二导电结构251，因此，通过所述粘附层241对所述介电层231的材料、对所述第一开口232内的初始第二导电结构251的材料的良好的粘附性，能够减少所述第一开口232的侧壁面与所述第一开口232内的初始第二导电结构251的侧壁之间的缝隙。从而，能够减少平坦化初始第二导电结构251时渗透至第一导电结构210的研磨液，以此减少所述研磨液对第一导电结构210的腐蚀和溶解。通过减少所述研磨液对第一导电结构210的腐蚀和溶解，能够减少第一导电结构210的材料缺失缺陷并降低第一导电结构210的电阻，从而，能够提高半导体结构的性能。
具体而言，所述初始第二导电结构251的材料包括钨，通常以酸性溶液作为研磨液进行所述平坦化步骤。与此同时，所述第一导电结构210的材料包括溶于酸性溶液的钴，因此，当所述酸性溶液(研磨液)渗透至所述第一导电结构210时，会腐蚀和溶解所述第一导电结构210。由此，通过减少所述第一开口232的侧壁面与所述第一开口232内的初始第二导电结构251的侧壁之间的缝隙，能够减少第一导电结构210的材料缺失缺陷并降低第一导电结构210的电阻，以减少第一导电结构210受到的损伤，从而，能够提高半导体结构的性能。
在本实施例中，平坦化所述牺牲层252和所述初始第二导电结构251，直至降低所述介电层231高度，形成第二导电结构260。由于平坦化过程需要直至降低所述介电层231高度至预设的高度范围，因此能够更好地提升半导体结构的表面平整度，以进一步提升半导体结构的性能和可靠性。
需要理解的是，平坦化所述牺牲层252和初始第二导电结构251的过程中，也对所述介电层231进行平坦化，以实现所述介电层231高度的降低。
在其他实施例中，平坦化所述牺牲层252和所述初始第二导电结构251，直至暴露出所述介电层231表面，形成第二导电结构。
在本实施例中，平坦化所述初始第二导电结构251的工艺包括化学机械研磨工艺，所述化学机械研磨工艺采用的研磨液为酸性溶液。
相应的，本发明的技术方案还提供一种半导体结构，请继续参考图14，包括：基底200，所述基底200内具有表面暴露的第一导电结构210；位于所述基底200和第一导电结构210上的介电层231；位于所述介电层231内的第二导电结构260，所述第二导电结构260的底部与所述第一导电结构210的暴露的表面接触；位于所述介电层231与所述第二导电结构260的侧壁面之间的粘附层241。
在本实施例中，所述半导体结构还包括：位于所述介电层231与所述基底200和第一导电结构210之间的刻蚀停止层220。
在本实施例中，所述第二导电结构260还延伸至所述刻蚀停止层220内。具体的，所述第二导电结构210沿所述基底200表面的法线方向贯穿所述刻蚀停止层200，并与所述第一导电结构220的表面接触。
在另一实施例中，所述半导体结构不包括刻蚀停止层。与此同时，第二导电结构贯穿介电层，并且，第二导电结构的底部与第一导电结构的暴露的表面接触。
在本实施例中，所述基底200包括：衬底(未图示)、器件结构(未图示)和导电层(未图示)。
所述导电层的材料包括钨。
所述导电层包括：与所述器件结构接触的导电插塞。
所述器件结构包括：栅极结构或源漏结构等。
在本实施例中，所述基底200还包括：位于所述器件结构和导电层上的基底介电层。
在本实施例中，所述第一导电结构210位于所述基底介电层内，所述基底介电层表面暴露出所述第一导电结构210表面，并且，所述第一导电结构210与所述器件结构电连接。
在本实施例中，所述第二导电结构260的材料与所述第一导电结构210的材料不同。
具体而言，所述第一导电结构210的材料包括钴，所述第二导电结构260的材料包括钨。
在本实施例中，所述刻蚀停止层220的材料包括氮化硅。
在本实施例中，所述介电层231的材料包括氧化硅。
在本实施例中，所述粘附层241的材料包括氮化钛。
在本实施例中，所述粘附层241的膜厚W的范围是10埃～30埃。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；
位于所述基底和第一导电结构上的介电层；
位于所述介电层内的第二导电结构，所述第二导电结构的底部与所述第一导电结构的暴露的表面接触；
位于所述介电层与所述第二导电结构的侧壁面之间的粘附层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述介电层与所述基底和第一导电结构之间的刻蚀停止层；所述第二导电结构沿所述基底表面的法线方向贯穿所述刻蚀停止层。
3.如权利要求1所述的半导体结构，其特征在于，所述粘附层的膜厚范围是10埃～30埃。
4.如权利要求1所述的半导体结构，其特征在于，所述第一导电结构的材料包括钴，所述第二导电结构的材料包括钨，所述粘附层的材料包括氮化钛，所述介电层的材料包括氧化硅。
5.如权利要求1所述的半导体结构，其特征在于，所述基底还包括：位于所述器件结构和导电层上的基底介电层，所述第一导电结构位于所述基底介电层内，且所述第一导电结构与所述器件结构电连接。
6.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、器件结构和导电层，并且，所述基底内具有暴露表面的第一导电结构；
在所述基底和第一导电结构上形成介电层，所述介电层内具有第一开口；
在所述第一开口的侧壁面形成粘附层；
形成所述粘附层后，采用选择性金属化学气相沉积工艺，在第一开口内形成初始第二导电结构，所述初始第二导电结构的底部与第一导电结构的暴露的表面接触；
平坦化所述初始第二导电结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在形成介电层之前，在所述基底的表面和所述第一导电结构的表面形成刻蚀停止层；所述第一开口的底部暴露出所述第一导电结构上的刻蚀停止层；在形成所述粘附层之后，刻蚀所述刻蚀停止层，直至暴露出所述第一导电结构的表面，在所述刻蚀停止层内形成与所述第一开口连通的第二开口；所述初始第二导电结构还形成于所述第二开口内。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述介电层和所述第一开口的形成方法包括：在所述刻蚀停止层表面形成初始介电层；刻蚀所述初始介电层，直至暴露出所述第一导电结构上的刻蚀停止层表面，形成所述介电层和所述第一开口。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：平坦化所述初始第二导电结构之前，采用化学气相沉积工艺，在所述初始第二导电结构表面和所述介电层的表面形成牺牲层。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第一开口的侧壁面形成粘附层的方法包括：在所述第一开口的内壁面和所述介电层的表面形成粘附膜；采用各向异性的刻蚀工艺刻蚀所述粘附膜，直至去除所述第一开口的底部和所述介电层的表面的粘附膜。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述粘附膜的形成工艺包括：原子层沉积工艺。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述各向异性的刻蚀工艺包括：等离子体刻蚀工艺。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述等离子体刻蚀工艺采用的气体包括氩气。
14.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一导电结构的材料与所述初始第二导电结构的材料不同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一导电结构的材料包括钴，所述初始第二导电结构的材料包括钨，所述粘附层的材料包括氮化钛。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，平坦化所述初始第二导电结构的工艺包括化学机械研磨工艺，所述化学机械研磨工艺采用的研磨液为酸性溶液。
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