CN116775559A - 一种awr2x芯片数据采集方法、系统及装置 - Google Patents

Abstract

本发明涉及数据采集技术领域，公开了一种AWR2X芯片数据采集方法、系统及装置，其技术方案要点是包括基于FPGA芯片执行的如下步骤：对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号；对同步信号、原始数据信号、随路时钟信号进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据，通过基于FPGA的设计，灵活利用串行状态机的设计，极大的提高了AWR2X芯片数据采集的稳定性和数据传输的高速性，使得无法稳定采集AWR2X芯片数据的问题得以解决。

Description

一种AWR2X芯片数据采集方法、系统及装置

技术领域

本发明涉及数据采集技术领域，更具体地说，它涉及一种AWR2X芯片数据采集方法、系统及装置。

背景技术

目前市面上基本没有基于AWR2X系列芯片的国产的数据采集卡，用户只能通过TI公司的官方数据采集卡进行采集相应的雷达数据，此方案成本高昂，因而针对此问题，很多雷达厂家开始进行数据采集卡的设计。

AWR2X的雷达芯片的数据信号包含：数据差分信号LVDS_TX_P/N、随路时钟差分信号LVDS_CLK_P/N以及帧同步差分信号(LVDS_FRCLK_P/N)，其中P/N代表差分信号含义；

以AWR2944为例，根据TI公司发布的AWR2944的数据手册，可知其数据输出原理是在LVDS_FRCLK信号为高电平，通过LVDS_CLK信号的上升沿和下降沿采集LVDS_TX信号，若AWR2944的数据位宽设置为M位，则每M/2个时钟周期，输出一个完整的数据，AWR2944数据信号原理图如图2所示。

然而很多厂家根据AWR2944原理图进行数据采集卡设计时发现，LVDS_CLK信号和LVDS_FRCLK信号是不稳定，LVDS_CLK信号不是标准的时钟信号，其高低电平长短不一致，LVDS_FRCLK信号与LVDS_CLK信号的相位关系也是变化的，LVDS_CLK与LVDS_FRCLK相位在逻辑分析仪（ILA）中结果如图3所示，可以看出在时标136处和时标167处，两者相位关系明显不一致，在时标167处，LVDS_FRCLK与LVDS_CLK完全同步，而在时标136处，LVDS_FRCLK明显提前LVDS_CLK。

按照传统FPGA设计方案，即当外部时钟与信号都不稳定时，根据奈奎斯特采样定理，数据采集系统会利用FPGA的时钟管理单元(PLL)产生一个至少两倍于外部时钟信号的同步时钟(GEN_CLK)，再将GEN_CLK作为系统的数据采集模块的驱动时钟。但是由于本身AWR2944的LVDS_CLK信号为高速时钟，从75M到450M均可以设置，如果采用传统方案，FPGA就需要产生150M到900M的GEN_CLK，遗憾的是绝大多数的FPGA芯片最高仅支持600M时钟，所以按照传统的FPGA设计方案是无法在每一个高速时钟下，正确无误的将数据输出来，这也是为何针对AWR2944的数据采集卡目前市面上基本没有的本质原因。

传统的FPGA设计方案在基于AWR2944数据信号不稳定的情况下，仅能在单一参数，且必须是低速速率下进行数据采集，这无法满足的市场需求。

发明内容

本发明的目的是提供一种AWR2X芯片数据采集方法、系统及装置，通过基于FPGA的设计，灵活利用串行状态机的设计，极大的提高了AWR2X芯片数据采集的稳定性和数据传输的高速性，使得无法稳定采集AWR2X芯片数据的问题得以解决。

本发明的上述技术目的是通过以下技术方案得以实现的：一种AWR2X芯片数据采集方法，包括基于FPGA芯片执行的如下步骤：

对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号；

对同步信号、原始数据信号、随路时钟信号进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据；

有效数据采集处理的过程为：

引入状态机、同步信号计数器、随路时钟计数器以及雷达数据有效信号，使用状态机在复位状态下，将同步信号计数器、随路时钟计数器以及雷达数据有效信号都置零，在复位结束后同步执行a、b、c、d的步骤；

a、在复位结束后，状态机等待第一次的同步信号从低电平跳变到高电平的时刻，调整状态机进入数据采集状态；

b、若状态机进入数据采集状态，随路时钟计数器在同步信号为高电平时置0，在同步信号为低电平时自累加；

c、若状态机进入数据采集状态，同步信号计数器进行自累加，并且在有下一个同步信号到来时，将同步信号计数器的值置零；当同步信号计数器＞时延阈值时，状态机进入停止采集状态，停止缓存当前雷达原始数据，并将同步信号计数器置零，采用状态机等待下一次的同步信号从低电平跳变到高电平的时刻，重新进入数据采集状态；

d、若状态机进入数据采集状态，同时随路时钟计数器为数据有效计数值时，雷达数据有效信号置1，否则一直为0，在雷达数据有效信号置1时，缓存获取有效的雷达原始数据。

作为本发明的一种优选技术方案，预处理的过程为：将原始数据差分信号、随路时钟差分信号以及同步差分信号转化为单端信号模式的原始数据信号、随路时钟信号以及同步信号；

再将单端信号模式的原始数据信号、随路时钟信号，转化为双边沿采样模式进行输出。

作为本发明的一种优选技术方案，在一个雷达数据有效信号的对应数据出现两个值时，将雷达数据有效信号与随路时钟信号进行了与非逻辑处理，生成一个数据有效真实信号，数据有效真实信号对应的为有效的雷达原始数据。

作为本发明的一种优选技术方案，所述数据有效计数值=随路时钟信号频率/（2*同步信号频率）- 1。

一种AWR2X芯片数据采集系统，包括：设于FPGA芯片上的预处理模块、数据算法模块；

预处理模块，用于对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号；

数据算法模块，用于接收原始数据信号、随路时钟信号以及同步信号，进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据；

所述数据算法模块包括主状态机state模块、同步信号计数模块、随路时钟计数模块、数据有效信号模块；

所述主状态机state模块，用于在复位状态下，将同步信号计数器、随路时钟计数器以及雷达数据有效信号都置零，还用于在复位结束后，等待第一次的同步信号从低电平跳变到高电平的时刻，调整状态机进入数据采集状态；当同步信号计数器＞时延阈值时，调整状态机进入停止采集状态，停止缓存当前雷达原始数据，并将同步信号计数器置零，采用状态机等待下一次的同步信号从低电平跳变到高电平的时刻，重新进入数据采集状态；

所述随路时钟计数模块，用于当状态机进入数据采集状态，对随路时钟计数器在同步信号为高电平时置0，在同步信号为低电平时自累加；

所述同步信号计数模块，用于当状态机进入数据采集状态，对同步信号计数器进行自累加，并且在有下一个同步信号到来时，将同步信号计数器的值置零；

所述数据有效信号模块，用于当状态机进入数据采集状态，同时随路时钟计数器为数据有效计数值时，雷达数据有效信号置1，否则一直为0，在雷达数据有效信号置1时，缓存获取有效的雷达原始数据。

作为本发明的一种优选技术方案，所述预处理模块包括差分转单端模块、双边沿采样模块；

所述差分转单端模块，用于对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号并转化为单端信号模式的原始数据信号、随路时钟信号以及同步信号；

双边沿采样模块，用于采集差分转单端模块中的原始数据信号和随路时钟信号，并按照双边沿采样模式输出到数据算法模块。

作为本发明的一种优选技术方案，所述数据有效信号模块，还用于在一个雷达数据有效信号的对应数据出现两个值时，将雷达数据有效信号与随路时钟信号进行了与非逻辑处理，生成一个数据有效真实信号，数据有效真实信号对应的为有效的雷达原始数据。

作为本发明的一种优选技术方案，系统还包括设于FPGA芯片上的数据存储模块、数据读取模块、外部DDR芯片控制模块、网口输出模块，以及与FPGA芯片连接的外部DDR芯片；

数据存储模块，用于对接所述数据算法模块，存储目标芯片的输出数据；

数据读取模块，用于将读取目标芯片的输出数据；

外部DDR芯片控制模块，用于在FPGA芯片和外部DDR芯片进行数据传输；

外部DDR芯片，用于存储数据。

网口输出模块，用于连接数据读取模块，将目标芯片输出的有效的雷达原始数据从网口输出。

一种AWR2X芯片数据采集装置，包括：处理器和存储器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现上述方法。

综上所述，本发明具有以下有益效果：通过基于FPGA的设计，在仔细分析了AWR2X系列芯片的数据原理，灵活利用verilog组合逻辑以及串行状态机的设计，极大的提高了数据采集的稳定性和数据传输的高速性，使得无法稳定采集AWR2X芯片数据的问题得以解决。

并且本发明只有3组数据信号与AWR2X芯片进行交互，而这三组信号的特性在AWR2X系列中是普遍存在的，因此本发明可适用于AWR2X系列的同类芯片。

本发明中无需采用任何外部时钟或者倍频时钟，仅仅只用了AWR2X芯片的LVDS_CLK时钟，避开了随路时钟信号LVDS_CLK与同步信号LVDS_FRCLK不稳定状态，对数据进行采集输出，这样AWR2X芯片在进行时钟参数调整时，本发明无需做任何改变可以直接兼容使用，因此本发明的灵活性也很高。

本发明还可以利用Xilinx通用IP模块，也就是FPGA芯片中的其他模块，进行有效数据采集处理外围的数据交互，提高数据传输的效率。

附图说明

图1是本发明的方法流程图；

图2是本发明中的AWR2944 数据信号原理图；

图3是本发明中的LVDS_CLK与LVDS_FRCLK相位图；

图4是本发明的LVDS_FRCLK上升沿采集图；

图5是本发明的数据有效信号采集图；

图6是本发明的系统框图；

图7是本发明的LVDS_DATA_VALID结果图；

图8是本发明的AWR2944内部数据结果图。

具体实施方式

以下结合附图对本发明作进一步详细说明。

本发明提供一种AWR2X芯片数据采集方法、系统及装置，本发明的方案设计是基于实际的AWR2X芯片的输出特点来进行的，以AWR2944为例，AWR2944数据宽度M为16位，即需要M/2=8个时钟周期（LVDS_CLK）输出一个标准数据；

实际测试过程中，发现AWR2944的LVDS_CLK并不是标准时钟信号，即占空比不等于50%。这也就使得基于LVDS_CLK采集LVDS_FRCLK上升沿，会出现无法采集的现象，LVDS_FRCLK上升沿采集结果在ILA中如图4所示；

图4 中LVDS_FRCLK_POSG为LVDS_FRCLK的上升沿信号，可以看出在时标136处的，LVDS_FRCLK的第一个上升沿并未采集到，导致计数器无法启动，第一个有效数据相应也会丢失。其根本原因在于LVDS_CLK的高低电平的宽度并不一致。此外，由于LVDS_CLK时钟不稳定，导致计数器在计数时，数值切换速率也极为不稳定，在设计过程需要采集8个LVDS_CLK进行输出一个数据，然后再重新计时，但是当计数器从1数到8时，再变为1时，由于后一个LVDS_CLK到来较慢，导致8这个数值持续时间较长，而AWR2944芯片一直在发送数据，这就导致数据有效信号（LVDS_DATA_VALID）对应数据会出现两个值。该现象在ILA中如图5所示。

由此，本发明特别设计了数据算法模块，来执行有效数据采集处理步骤，得到目标芯片输出的有效的雷达原始数据。

基于上述方案设计背景，本发明的方案内容如下：

如图6所示，本发明的系统包括：设于FPGA芯片上的预处理模块、数据算法模块、数据存储模块、数据读取模块、外部DDR芯片控制模块、网口输出模块；还包括FPGA芯片外部连接的外部DDR芯片；其中，预处理模块包括差分转单端模块、双边沿采样模块；数据算法模块包括主状态机state模块、同步信号计数模块、随路时钟计数模块、数据有效信号模块。

如图1所示，本发明的方法包括通过系统中的模块执行的如下步骤：

S1、通过预处理模块，对接目标芯片，接收目标芯片输出的原始数据差分信号LVDS_TX_P/N、随路时钟差分信号LVDS_CLK_P/N以及同步差分信号LVDS_FRCLK_P/N，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号。

具体的，S1中包括如下子步骤：先通过差分转单端模块，对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并转化为单端信号模式的原始数据信号、随路时钟信号以及同步信号；再通过双边沿采样模块，采集差分转单端模块中的原始数据信号和随路时钟信号，并按照双边沿采样模式（DDR模式）输出到数据算法模块。

S2、通过数据算法模块，用于接收原始数据信号、随路时钟信号以及同步信号，进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据。

具体的，S2中还包括如下子步骤：先通过主状态机state模块，在复位状态下，将同步信号计数器、随路时钟计数器以及雷达数据有效信号都置零，还用于在复位结束后，同步执行a、b、c、d步骤；

a、通过主状态机state模块，在复位结束后，等待第一次的同步信号从低电平跳变到高电平的时刻，其中同步信号默认为低电平，调整状态机进入数据采集状态，准备缓存当前的雷达原始数据；当同步信号计数器＞时延阈值时，调整状态机进入停止采集状态，停止缓存当前雷达原始数据，并将同步信号计数器置零，采用状态机等待下一次的同步信号从低电平跳变到高电平的时刻，重新进入数据采集状态；

b、通过随路时钟计数模块，在状态机进入数据采集状态时，对随路时钟计数器在同步信号为高电平时，一直置0，在同步信号为低电平时自累加，当随路时钟计数器为数据有效计数值，其中数据有效计数值=随路时钟信号频率/（2*同步信号频率）- 1，表明当前的雷达原始数据有效；

c、通过同步信号计数模块，在状态机进入数据采集状态时，对同步信号计数器进行自累加，并且在有下一个同步信号到来时，将同步信号计数器的值置零，否则一直累加，直到同步信号计数器＞时延阈值时，表明已经一个周期内已经没有同步信号，也说明这一次周期的雷达数据结束，状态机进入到停止采集状态，并将同步信号计数器清零；

d、通过数据有效信号模块，在状态机进入数据采集状态时，同时随路时钟计数器为数据有效计数值时，雷达数据有效信号置1，否则一直为0，在雷达数据有效信号置1时，缓存获取有效的雷达原始数据；

数据有效信号模块，还用于在一个雷达数据有效信号的对应数据出现两个值时，将雷达数据有效信号与随路时钟信号进行了与非逻辑处理，也就是进入了一个与非门，生成一个数据有效真实信号，数据有效真实信号对应的为有效的雷达原始数据。

S3、通过数据存储模块，对接数据算法模块，存储目标芯片的输出数据，以作备用；

S4、通过数据读取模块，对接数据存储模块，并从中在合适的时机正确读取目标芯片的输出数据；

S5、通过外部DDR芯片控制模块，在FPGA芯片和外部DDR芯片进行数据传输，通过外部DDR芯片，进行存储数据。

S6、通过网口输出模块，对接外部DDR芯片控制模块，将目标芯片的输出有效的雷达原始数据，按照UDP协议从千兆网口或者百兆网口正确输出。

其中，差分转单端模块、双边沿采样模块、数据存储模块、数据读取模块、外部DDR芯片控制模块、网口输出模块均为Xilinx通用IP模块。

本发明还提供一种AWR2X芯片数据采集装置，包括：处理器和存储器，存储器存储有处理器可执行的计算机程序，处理器执行计算机程序时实现前述的方法。

作为本发明的一种实施例，以AWR2944芯片为例，数据算法模块主要用于正确的将AWR2944数据进行输出，在图3原理图中得知，系统的数据采集通过双边沿采样模块上电就会一直采集，但是何时算一个有效数据是一个问题,从图2中分析得知，本发明设计中一个完整数据是16位，即在同步信号LVDS_FRCLK上升沿时，开始对随路时钟信号LVDS_CLK上升沿进行计数，计数满8个随路时钟信号LVDS_CLK就可以输出一个完整的数据，其他时刻都不能算为有效数据。

因此，数据算法模块针对于AWR2944芯片，所做的工作如下：

步骤1：系统上电后，在复位状态下，系统的主状态机state模块进入到IDLE状态（空闲状态），LVDS_fr_cnt、LVDS_CLK_cnt以及LVDS_DATA_VALID都清零，再同步执行下列步骤2-5。

步骤2：复位结束后，状态机等待第一个LVDS_FRCLK到来，当LVDS_FRCLK跳变时，也就是同步信号由低电平跳变到高电平时，状态机进入到数据采集状态（DATA_CAPTURE），准备缓存当前的雷达原始数据，只有当LVDS_fr_cnt>时延阈值，其中时延阈值是根据实际芯片的特性来设定的，表明LVDS_FRCLK低电平时间已经确定超出预定范围，LVDS_FRCLK预定宽度是8，不再有新的LVDS_FRCLK到来，说明暂时已经无LVDS_FRCLK信号，即不用再缓存当前的雷达原始数据，状态机即可跳转至停止采集状态（STOP），等待一个周期后，再跳转至IDLE状态等待下一帧数据到来，这样状态机形成了闭环。

步骤3：复位结束后，状态机进入到数据采集状态时，LVDS_CLK_cnt开始自累加，只有LVDS_FRCLK为高电平时，也就是存在同步信号进入时，LVDS_CLK_cnt置0，否则会一直累加，换言之在一帧数据来临时，只有在LVDS_FRCLK为低电平时，LVDS_CLK_cnt才会自累加，而一个标准的LVDS_FRCLK宽度是8个LVDS_CLK，刚好是一个完整数据，其中LVDS_FRCLK高电平为4个LVDS_CLK，低电平也为4个LVDS_CLK，但是由于LVDS_CLK不稳定性，会出现LVDS_FRCLK与LVDS_CLK在高电平时出现了对齐，这就使得从逻辑分析仪上看LVDS_FRCLK宽度依旧是8个LVDS_CLK，但是LVDS_CLK_cnt计数却只能计数到7个，其中一个在状态机切换时无法进行计数，因此本发明采用只在低电平进行计数，当低电平计数满4个时，表明一个完整的数据被接受完毕，即随路时钟计数器为3时，表明当前雷达原始数据有效。

步骤4：复位结束后，LVDS_fr_cnt为0，状态机进入到数据采集状态，也就是DATA_CAPTURE状态时，开始进行自累加，当在DATA_CAPTURE状态下到来一个LVDS_FRCLK，该值就清零，否则就累加，其原理与LVDS_CLK_cnt基本类似，区别在于当该值超过时延阈值时，表明已经无LVDS_FRCLK信号，也说明本帧数据结束，可以让状态机state进入到STOP状态，并将LVDS_fr_cnt清零。

步骤5：复位结束后，数据有效信号（LVDS_DATA_VALID）置0，只有在状态机state进入到数据采集状态（DATA_CAPTURE）下，同时LVDS_CLK_cnt=3时，LVDS_DATA_VALID置1，否则一直为0，同时鉴于AWR2944的LVDS_CLK不稳定现象（高低电平长短不一致），会出现一个数据有效信号（LVDS_DATA_VALID）对应数据会出现两个值如图5所示，因此本发明将该信号与LVDS_CLK进行了一个与非逻辑生成一个LVDS_DATA_VALID_RE，这样操作确保了一个LVDS_DATA_VALID_RE信号下只对应一个有效数据，结果在ILA中如图7所示。

将图7中时标48处LVDS_DATA_VALID_RE为高时对应的结果与图8中AWR2944内部数据对比，可得知本系统数据采集正确，加之本系统未采用任何外部时钟或者倍频时钟，仅采用了AWR2944的随路时钟LVDS_CLK，因此即使该参数设置成最高600M时，本系统的FPGA芯片依旧支持。

综上所述，本发明的方法、系统及装置的优势在于：通过基于FPGA的设计，在仔细分析了AWR2X系列芯片的数据原理，灵活利用verilog组合逻辑，也就是与非门等标准逻辑门，以及串行状态机的设计，极大的提高了数据采集的稳定性和数据传输的高速性，使得在无法稳定采集AWR2X芯片数据的问题得以解决。

并且本发明只有3组数据信号与AWR2X芯片进行交互，而这三组信号的特性在AWR2X系列中是普遍存在的，因此本发明可适用于AWR2X系列的同类芯片。

本发明中无需采用任何外部时钟或者倍频时钟，仅仅只用了AWR2X芯片的LVDS_CLK时钟，避开了随路时钟信号LVDS_CLK与同步信号LVDS_FRCLK不稳定状态，对数据进行采集输出，这样AWR2X芯片在进行时钟参数调整时，本发明无需做任何改变可以直接兼容使用，因此本发明的灵活性也很高。

本发明还可以利用Xilinx通用IP模块进行有效数据采集处理外围的数据交互，提高数据传输的效率。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种AWR2X芯片数据采集方法，其特征是：包括基于FPGA芯片执行的如下步骤：

对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号；

对同步信号、原始数据信号、随路时钟信号进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据；

有效数据采集处理的过程为：

引入状态机、同步信号计数器、随路时钟计数器以及雷达数据有效信号，使用状态机在复位状态下，将同步信号计数器、随路时钟计数器以及雷达数据有效信号都置零，在复位结束后同步执行以下a、b、c、d的步骤；

a、在复位结束后，在第一次的同步信号从低电平跳变到高电平的时刻，调整状态机进入数据采集状态；

b、若状态机进入数据采集状态，随路时钟计数器在同步信号为高电平时置0，在同步信号为低电平时自累加；

c、若状态机进入数据采集状态，同步信号计数器进行自累加，并且在有下一个同步信号到来时，将同步信号计数器的值置零；当同步信号计数器＞时延阈值时，状态机进入停止采集状态，停止缓存当前雷达原始数据，并将同步信号计数器置零，采用状态机等待下一次的同步信号从低电平跳变到高电平的时刻，重新进入数据采集状态；

d、若状态机进入数据采集状态，同时随路时钟计数器为数据有效计数值时，雷达数据有效信号置1，否则一直为0，在雷达数据有效信号置1时，缓存获取有效的雷达原始数据。

2.根据权利要求1所述的一种AWR2X芯片数据采集方法，其特征是：预处理的过程为：将原始数据差分信号、随路时钟差分信号以及同步差分信号转化为单端信号模式的原始数据信号、随路时钟信号以及同步信号；

再将单端信号模式的原始数据信号、随路时钟信号，转化为双边沿采样模式进行输出。

3.根据权利要求2所述的一种AWR2X芯片数据采集方法，其特征是：在一个雷达数据有效信号的对应数据出现两个值时，将雷达数据有效信号与随路时钟信号进行了与非逻辑处理，生成一个数据有效真实信号，数据有效真实信号对应的为有效的雷达原始数据。

4.根据权利要求3所述的一种AWR2X芯片数据采集方法，其特征是：所述数据有效计数值=随路时钟信号频率/（2*同步信号频率）- 1。

5.一种AWR2X芯片数据采集系统，其特征是：包括：设于FPGA芯片上的预处理模块、数据算法模块；

预处理模块，用于对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号，并进行预处理，获得可直接进行有效数据采集处理的原始数据信号、随路时钟信号以及同步信号；

数据算法模块，用于接收原始数据信号、随路时钟信号以及同步信号，进行有效数据采集处理，得到目标芯片输出的有效的雷达原始数据；

所述数据算法模块包括主状态机state模块、同步信号计数模块、随路时钟计数模块、数据有效信号模块；

所述主状态机state模块，用于在复位状态下，将同步信号计数器、随路时钟计数器以及雷达数据有效信号都置零，还用于在复位结束后，在第一次的同步信号从低电平跳变到高电平的时刻，调整状态机进入数据采集状态；当同步信号计数器＞时延阈值时，调整状态机进入停止采集状态，停止缓存当前雷达原始数据，并将同步信号计数器置零，采用状态机等待下一次的同步信号从低电平跳变到高电平的时刻，重新进入数据采集状态；

所述随路时钟计数模块，用于当状态机进入数据采集状态，对随路时钟计数器在同步信号为高电平时置0，在同步信号为低电平时自累加；

所述同步信号计数模块，用于当状态机进入数据采集状态，对同步信号计数器进行自累加，并且在有下一个同步信号到来时，将同步信号计数器的值置零；

所述数据有效信号模块，用于当状态机进入数据采集状态，同时随路时钟计数器为数据有效计数值时，雷达数据有效信号置1，否则一直为0，在雷达数据有效信号置1时，缓存获取有效的雷达原始数据。

6.根据权利要求5所述的一种AWR2X芯片数据采集系统，其特征是：所述预处理模块包括差分转单端模块、双边沿采样模块；

所述差分转单端模块，用于对接目标芯片，接收目标芯片输出的原始数据差分信号、随路时钟差分信号以及同步差分信号并转化为单端信号模式的原始数据信号、随路时钟信号以及同步信号；

双边沿采样模块，用于采集差分转单端模块中的原始数据信号和随路时钟信号，并按照双边沿采样模式输出到数据算法模块。

7.根据权利要求6所述的一种AWR2X芯片数据采集系统，其特征是：所述数据有效信号模块，还用于在一个雷达数据有效信号的对应数据出现两个值时，将雷达数据有效信号与随路时钟信号进行了与非逻辑处理，生成一个数据有效真实信号，数据有效真实信号对应的为有效的雷达原始数据。

8.根据权利要求7所述的一种AWR2X芯片数据采集系统，其特征是：系统还包括设于FPGA芯片上的数据存储模块、数据读取模块、外部DDR芯片控制模块、网口输出模块，以及与FPGA芯片连接的外部DDR芯片；

数据存储模块，用于对接所述数据算法模块，暂存目标芯片输出的有效的雷达原始数据；

数据读取模块，用于将读取目标芯片输出的有效的雷达原始数据；

外部DDR芯片控制模块，用于在FPGA芯片和外部DDR芯片进行数据传输；

外部DDR芯片，用于存储目标芯片输出的有效的雷达原始数据；

网口输出模块，用于连接数据读取模块，将目标芯片输出的有效的雷达原始数据从网口输出。

9.一种AWR2X芯片数据采集装置，其特征是：包括：处理器和存储器，所述存储器存储有所述处理器可执行的计算机程序，所述处理器执行所述计算机程序时实现权利要求1-4中任一项所述的方法。