CN116359875A - 一种相参脉冲雷达的相参同步方法 - Google Patents

一种相参脉冲雷达的相参同步方法 Download PDF

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邓明杰
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Abstract

本发明公开了一种相参脉冲雷达的相参同步方法，该方法为：使用频率源的恒温晶振作为雷达整机的同步时钟，确保各数据采集分机之间工作时序同步；整机使用电平触发工作方式，由主控使用同步时钟产生触发电平，传输至数据采集分机，数据采集分机使用同步时钟对脉冲信号进行采样，确保脉冲发射及数据采集相参工作；使用LVPECL差分电平传输方式传输触发电平；使用FPGA自带锁相环优化同步时钟；使用FPGA自带FDCE源语言，约束脉冲触发电平与同步时钟在FPGA里的传输路径；预置开机自检程序逻辑，消除因锁相环间锁定时间差异引起的采样不稳定状态，使整机相参工作。本发明提高了相参脉冲雷达相参功能的稳定性及抗干扰性能。

Description

一种相参脉冲雷达的相参同步方法
技术领域
本发明涉及相参雷达同步技术领域，特别是一种相参脉冲雷达的相参同步方法。
背景技术
雷达在使用过程中会受到地物、云层、海浪等形成的强反射回波影响，为了从各种强杂波背景信号中发现并检测目标的各种参数，一般使用动目标显示(MTI)技术、动目标检测(MTD)技术和脉冲多普勒(PD)技术，无论采用哪种技术，都要求雷达高稳定相参工作。然而在实际应用中，由于各种因素的干扰，如整机工作时受到其他设备干扰、各数据采集分机间安装位置距离远、电气传输链路较长、整机工作电磁环境复杂等，这些因素会造成雷达工作无法按照设计相参工作，出现工作不稳定、脉冲丢失或者不同步的情况，因此在雷达设计中需要考虑整机相参的稳定性及抗干扰性能。
发明内容
本发明的目的在于提供一种能够提高相参脉冲雷达整机工作同步的误差精度、确保整机同步性、保证高速传输信号的稳定性、提升复杂电磁环境中信号传输质量、增强整机工作的电磁环境适应性及复杂环境中的相参工作稳定性的相参脉冲雷达的相参同步方法。
实现本发明目的的额技术解决方案为：一种相参脉冲雷达的相参同步方法，包括以下步骤：
步骤1、使用频率源的晶振作为雷达整机的同步时钟，确保各数据采集分机之间工作时序同步；
步骤2、整机使用电平触发工作方式，由主控使用同步时钟产生触发电平，传输至数据采集分机，数据采集分机使用同步时钟对脉冲信号进行采样，确保脉冲发射及数据采集相参工作；
步骤3、使用LVPECL差分电平传输方式传输触发电平，保证脉冲信号传输速率，减小传输路径中引入的干扰；
步骤4、使用FPGA自带锁相环优化同步时钟，消除时钟传输过程中的畸变、失真和杂散；
步骤5、使用FPGA自带FDCE源语言，约束脉冲触发电平与同步时钟在FPGA里的传输路径，确保每次重新编译以后，触发信号的延迟不变；
步骤6、预置开机自检程序逻辑，消除因锁相环间锁定时间差异引起的采样不稳定状态，每次整机加电时进行自检，判定整机不同步时，对FPGA锁相环输出的时钟进行移相操作，使整机相参工作。
进一步地，步骤1中所述频率源的晶振为高精度恒温晶振，由整机频率源提供，选用120MHz高精度恒温晶振，单边带相位噪声为158dBc/Hz@1KHz，同步时钟由频率源送至主控和数据采集分机，主控和数据采集分机使用该同步时钟产生整机工作脉冲，频率源和数据采集分机使用该同步时钟采集主控和数据采集分机发出的工作脉冲；数据采集分机间使用同源时钟，确保各数据采集分机间工作时序同步。
进一步地，步骤3中所述的LVPECL差分电平传输方式，传输速率为10Gbps，拥有抗干扰性能，使整机脉冲信号传输过程中不会出现畸变及毛刺。
进一步地，步骤4中所述的FPGA自带锁相环，在ISE编程软件中调用IP核，设置输入、输出频率，将外部输入时钟经过FPGA锁相环后输出，输入和输出频率一致，通过使用FPGA锁相环，消除由于传输引起的信号畸变及毛刺杂散，重新锁定后的同步时钟为标准正弦信号。
进一步地，步骤5中所述的FDCE源语言，以Verilog语法为基础，重新定义外部输入的脉冲触发信号，使该脉冲触发信号在FPGA中的传输链路固定。
进一步地，步骤6中所述的开机自检程序，在整机加电后自动运行。
进一步地，步骤6中所述的开机自检程序，包含脉冲计数、移相两个功能模块。
进一步地，步骤6中所述的开机自检程序，具体如下：
步骤6.1、主控发送约定数量脉冲至各数据采集分机，数据采集分机进行采样计数；
步骤6.2、数据采集分机采样结束后，进行对比计数：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量不同，则有问题的数据采集分机将采样时钟移相180°后报至主控，然后进入步骤6.3；
步骤6.3、数据采集分机再次执行脉冲计数操作：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量仍不同，则报出故障，等待人工检测。
进一步地，步骤6.1中，主控发送的脉冲为窄触发脉冲。
进一步地，步骤6.2中，有问题的数据采集分机将采样时钟移相180°后报至主控。
本发明与现有技术相比，其显著优点在于：(1)本发明从硬件和软件方面统筹设计，硬件设计上按整机相参工作需要，采样时钟使用频率源里的高精度恒温晶振源，确保整机工作同步的误差精度；(2)工作触发电平由整机使用采样时钟产生，确保整机同步性，通过LVPECL方式传输至各数据采集分机，保证高速传输信号的稳定性，提升复杂电磁环境中信号传输质量(3)软件设计通过使用FPGA源语言及锁相环IP核，优化信号质量，预置开机采样自检程序，检测并调整信号工作状态；(4)通过软硬件结合的方式，可实现脉冲雷达整机相参同步工作，并且有效提升了整机在复杂电磁环境中的工作稳定性及抗干扰性能，整机工作时序精度达8.3ns，确保整机工作的相参性。
附图说明
图1是本发明一种相参脉冲雷达的相参同步方法的设计原理图。
图2是本发明实施例中FPGA源语言应用的实例图。
图3是本发明实施例中FPGA锁相环的使用说明图。
图4是本发明实施例中相参脉冲雷达开机自检的工作逻辑图。
图5是本发明实施例中相参脉冲雷达采样时钟与触发脉冲的时序说明图。
图6是本发明实施例中相参脉冲雷达时钟移相的时序说明图。
具体实施方式
一种相参脉冲雷达的相参同步方法，包括以下步骤：
步骤1、使用频率源的晶振作为雷达整机的同步时钟，确保各数据采集分机之间工作时序同步；
步骤2、整机使用电平触发工作方式，由主控使用同步时钟产生触发电平，传输至数据采集分机，数据采集分机使用同步时钟对脉冲信号进行采样，确保脉冲发射及数据采集相参工作；
步骤3、使用LVPECL差分电平传输方式传输触发电平，保证脉冲信号传输速率，减小传输路径中引入的干扰；
步骤4、使用FPGA自带锁相环优化同步时钟，消除时钟传输过程中的畸变、失真和杂散；
步骤5、使用FPGA自带FDCE源语言，约束脉冲触发电平与同步时钟在FPGA里的传输路径，确保每次重新编译以后，触发信号的延迟不变；
步骤6、预置开机自检程序逻辑，消除因锁相环间锁定时间差异引起的采样不稳定状态，每次整机加电时进行自检，判定整机不同步时，对FPGA锁相环输出的时钟进行移相操作，使整机相参工作。
作为一种具体示例，步骤1中所述频率源的晶振为高精度恒温晶振，由整机频率源提供，选用120MHz高精度恒温晶振，单边带相位噪声为158dBc/Hz@1KHz，同步时钟由频率源送至主控和数据采集分机，主控和数据采集分机使用该同步时钟产生整机工作脉冲，频率源和数据采集分机使用该同步时钟采集主控和数据采集分机发出的工作脉冲；数据采集分机间使用同源时钟，确保各数据采集分机间工作时序同步。
作为一种具体示例，步骤3中所述的LVPECL差分电平传输方式，传输速率为10Gbps，拥有抗干扰性能，使整机脉冲信号传输过程中不会出现畸变及毛刺。
作为一种具体示例，步骤4中所述的FPGA自带锁相环，在ISE编程软件中调用IP核，设置输入、输出频率，将外部输入时钟经过FPGA锁相环后输出，输入和输出频率一致，通过使用FPGA锁相环，消除由于传输引起的信号畸变及毛刺杂散，重新锁定后的同步时钟为标准正弦信号。
作为一种具体示例，步骤5中所述的FDCE源语言，以Verilog语法为基础，重新定义外部输入的脉冲触发信号，使该脉冲触发信号在FPGA中的传输链路固定。
作为一种具体示例，步骤6中所述的开机自检程序，在整机加电后自动运行。
作为一种具体示例，步骤6中所述的开机自检程序，包含脉冲计数、移相两个功能模块。
作为一种具体示例，步骤6中所述的开机自检程序，具体如下：
步骤6.1、主控发送约定数量脉冲至各数据采集分机，数据采集分机进行采样计数；
步骤6.2、数据采集分机采样结束后，进行对比计数：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量不同，则有问题的数据采集分机将采样时钟移相180°后报至主控，然后进入步骤6.3；
步骤6.3、数据采集分机再次执行脉冲计数操作：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量仍不同，则报出故障，等待人工检测。
作为一种具体示例，步骤6.1中，主控发送的脉冲为窄触发脉冲。
作为一种具体示例，步骤6.2中，有问题的数据采集分机将采样时钟移相180°后报至主控。
下面结合附图和具体实施例，对本发明做进一步详细的描述。
实施例
结合图1，本发明一种相参脉冲雷达的相参同步方法，使用频率源中的高精度恒温晶振提供作为整机同步时钟，输出至主控和数字采样分机；主控使用同步时钟产生整机工作触发脉冲，通过LVPECL电平传输至各数据采集分机；频率源、数字采样数据采集分机使用同步时钟作为采样时钟对工作触发脉冲采样，以此响应主控控制，实现整机相参工作，具体包括以下步骤：
步骤1、使用频率源的高精度恒温晶振作为雷达整机的同步时钟，确保各数据采集分机之间工作时序同步；
所述的频率源的高精度恒温晶，由整机频率源提供，选用120MHz高精度恒温晶振，单边带相位噪声为158dBc/Hz@1KHz，该同步时钟由频率源送至主控和数据采集分机，主控和数据采集分机使用该同步时钟产生整机工作脉冲，频率源和数据采集分机使用该同步时钟采集主控和数据采集分机发出的工作脉冲；数据采集分机间使用同源时钟，确保各数据采集分机间工作时序同步。
步骤2、整机使用电平触发工作方式，由主控使用同步时钟产生触发电平，传输至数据采集分机，数据采集分机使用同步时钟对脉冲信号进行采样，确保脉冲发射及数据采集相参工作；
步骤3、使用LVPECL差分电平传输方式传输触发电平，保证脉冲信号传输速率，减小传输路径中引入的干扰；
所述的LVPECL差分电平传输方式，理论传输速率为10Gbps，拥有较强的抗干扰性能，保证整机脉冲信号传输过程中不会出现畸变及毛刺，提升信号传输质量。
步骤4、使用FPGA自带锁相环优化同步时钟，消除时钟传输过程中的畸变、失真和杂散；
所述的FPGA自带锁相环，在ISE编程软件中调用IP核，设置输入、输出频率，将外部输入时钟经过FPGA锁相环后输出，输入和输出频率一致，通过使用FPGA锁相环，消除由于传输引起的信号畸变及毛刺杂散，重新锁定后的同步时钟为标准正弦信号，保证了采样的稳定性及准确性。
步骤5、使用FPGA自带FDCE源语言，约束脉冲触发电平与同步时钟在FPGA里的传输路径，确保每次重新编译以后，触发信号的延迟不变；
所述的FDCE源语言，以Verilog语法为基础，重新定义外部输入的脉冲触发信号，使该信号在FPGA中的传输链路固定，避免每次编译后传输链路变化，造成时序偏差。
步骤6、预置开机自检程序逻辑，消除因锁相环间锁定时间差异引起的采样不稳定状态，每次整机加电时进行自检，判定整机不同步时，对FPGA锁相环输出的时钟进行移相操作，使整机相参工作。
所述的开机自检程序，在整机加电后自动运行，开机自检程序包含脉冲计数、移相两个功能模块，所述的开机自检程序，具体如下：
步骤6.1、主控发送约定数量窄脉冲至各数据采集分机，数据采集分机开始对其进行采样；其中主控发送的脉冲为窄触发脉冲；
步骤6.2、采样结束后对比计数，若与约定数量相同，则整机开始正常工作；
步骤6.3、若与约定数量不同，则有问题的数据采集分机将采样时钟移相180°后报至主控，再次执行脉冲计数操作；
步骤6.4、若与约定数量相同，则整机开始正常工作；
步骤6.5、若与约定数量仍不同，则报出故障，等待人工检测。
为消除同步时钟中的直流分量，以及传输过程中带来的杂散、畸变等影响，各数据采集分机将输入的同步时钟经过FPGA锁相环后输出，本实例中同步时钟为120MHz，锁相环设置如图2所示，输入120MHz，输出120MHz，经过PLL重新锁定后，输出的时钟为标准正弦波。
图3为FPGA源代码，使用Verilog硬件描述语言，其中TIMER_IN为外部输入触发脉冲，CLK_120M为经过锁相环后的整机同步时钟，TIMER为经过FPGA后的触发脉冲，其余参数默认。经过FDCE源语言约束后，TIMER与CLK_120M的相对关系确定，且重新编译后该关系不变。设置提升程序稳定性，消除因程序编译带来的系统误差。
图4为每次加电以后同步采样时钟与触发脉冲的关系，因为各数据采集分机使用的同步时钟是经过各自FPGA锁相环的，所以每次加电后各同步时钟相位差不一致，导致重新加电后，采样时钟与触发脉冲的相对关系发生变化，图中列举了clk1-clk6与触发脉冲的相对关系图，实际情况中相对关系在重新加电后可能处于任意位置，但加电后，该关系不再变化，相当于每次加电时，各数据采集分机同步时钟之间会产生Δφ的随机相位差，但锁相环稳定以后该值不再变化，因此工作时不影响整机相参性能。
在实际使用中，当处于图4中clk3时钟状态时，采样时钟上升沿与触发脉冲上升沿对齐，由于触发方式采取了上升沿触发(下降沿同样适用)，当两个沿对齐时，采样时钟可能出现漏采、跳时钟周期的情况，造成脉冲信号出现延迟，脉冲重频周期不稳定。
针对上述问题，在每次重启时进行一次开机自检，工作流程如图5所示，主控发送1000个窄触发脉冲，数据采集分机对脉冲进行计数，若收到的脉冲也是1000个，则测整机正常启动工作；若数据采集分机计数脉冲小于1000个，则数据采集分机内同步时钟与脉冲触发信号可能处于图4的clk3状态，此时对时钟进行移相180°操作，如图6所示，移相后的时钟～clk可对脉冲触发信号进行稳定采样，此时再次进行自检操作，通过后整机正常启动，若仍未通过则报出故障等待人工排查。该设计可有效提高整机相参工作稳定性，并且将整机同步误差控制在8.3ns，即一个采样时钟周期内，有效提升了雷达对目标的识别能力，增强了雷达工作可靠性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种相参脉冲雷达的相参同步方法，其特征在于，包括以下步骤：
步骤1、使用频率源的晶振作为雷达整机的同步时钟，确保各数据采集分机之间工作时序同步；
步骤2、整机使用电平触发工作方式，由主控使用同步时钟产生触发电平，传输至数据采集分机，数据采集分机使用同步时钟对脉冲信号进行采样，确保脉冲发射及数据采集相参工作；
步骤3、使用LVPECL差分电平传输方式传输触发电平，保证脉冲信号传输速率，减小传输路径中引入的干扰；
步骤4、使用FPGA自带锁相环优化同步时钟，消除时钟传输过程中的畸变、失真和杂散；
步骤5、使用FPGA自带FDCE源语言，约束脉冲触发电平与同步时钟在FPGA里的传输路径，确保每次重新编译以后，触发信号的延迟不变；
步骤6、预置开机自检程序逻辑，消除因锁相环间锁定时间差异引起的采样不稳定状态，每次整机加电时进行自检，判定整机不同步时，对FPGA锁相环输出的时钟进行移相操作，使整机相参工作。
2.根据权利要求1所述的相参脉冲雷达的相参同步方法，其特征在于，步骤1中所述频率源的晶振为高精度恒温晶振，由整机频率源提供，选用120MHz高精度恒温晶振，单边带相位噪声为158dBc/Hz@1KHz，同步时钟由频率源送至主控和数据采集分机，主控和数据采集分机使用该同步时钟产生整机工作脉冲，频率源和数据采集分机使用该同步时钟采集主控和数据采集分机发出的工作脉冲；数据采集分机间使用同源时钟，确保各数据采集分机间工作时序同步。
3.根据权利要求1所述的相参脉冲雷达的相参同步方法，其特征在于，步骤3中所述的LVPECL差分电平传输方式，传输速率为10Gbps，拥有抗干扰性能，使整机脉冲信号传输过程中不会出现畸变及毛刺。
4.根据权利要求1所述的相参脉冲雷达的相参同步方法，其特征在于，步骤4中所述的FPGA自带锁相环，在ISE编程软件中调用IP核，设置输入、输出频率，将外部输入时钟经过FPGA锁相环后输出，输入和输出频率一致，通过使用FPGA锁相环，消除由于传输引起的信号畸变及毛刺杂散，重新锁定后的同步时钟为标准正弦信号。
5.根据权利要求1所述的相参脉冲雷达的相参同步方法，其特征在于，步骤5中所述的FDCE源语言，以Verilog语法为基础，重新定义外部输入的脉冲触发信号，使该脉冲触发信号在FPGA中的传输链路固定。
6.根据权利要求1所述的相参脉冲雷达的相参同步方法，其特征在于，步骤6中所述的开机自检程序，在整机加电后自动运行。
7.根据权利要求6所述的相参脉冲雷达的相参同步方法，其特征在于，步骤6中所述的开机自检程序，包含脉冲计数、移相两个功能模块。
8.根据权利要求7所述的相参脉冲雷达的相参同步方法，其特征在于，步骤6中所述的开机自检程序，具体如下：
步骤6.1、主控发送约定数量脉冲至各数据采集分机，数据采集分机进行采样计数；
步骤6.2、数据采集分机采样结束后，进行对比计数：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量不同，则有问题的数据采集分机将采样时钟移相180°后报至主控，然后进入步骤6.3；
步骤6.3、数据采集分机再次执行脉冲计数操作：
若收到的脉冲数量与约定数量相同，则整机开始正常工作，结束自检程序；
若收到的脉冲数量与约定数量仍不同，则报出故障，等待人工检测。
9.根据权利要求8所述的相参脉冲雷达的相参同步方法，其特征在于，步骤6.1中，主控发送的脉冲为窄触发脉冲。
10.根据权利要求8所述的相参脉冲雷达的相参同步方法，其特征在于，步骤6.2中，有问题的数据采集分机将采样时钟移相180°后报至主控。
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