CN116759423A - 半导体器件及其制造方法 - Google Patents

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CN116759423A CN202310865859.8A CN202310865859A CN116759423A CN 116759423 A CN116759423 A CN 116759423A CN 202310865859 A CN202310865859 A CN 202310865859A CN 116759423 A CN116759423 A CN 116759423A
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郑茂波
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李峰柱
张偲
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Abstract

本发明提供一种半导体器件及其制造方法，半导体器件包括：衬底和形成于所述衬底上的外延层结构，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构；非掺杂的隔离结构，形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。本发明的技术方案能够提高器件之间的隔离效果，且提高器件的稳定性和可靠性。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
在集成电路中，电阻、电容、电感、二极管和三极管等元件和器件相互之间必须绝缘隔离，否则衬底本身导电会导致这些元件和器件相互之间连通，进而导致IC器件失效。
当前GaAs MMIC(Monolithic Microwave Integrated Circuit，单片微波集成电路)器件的隔离工艺多采用离子注入的方式来实现，常采用的注入离子有H+、He+、B+等，主要是通过离子轰击衬底，在衬底中产生大量的空位，并与衬底杂质形成复合缺陷，从而抑制载流子的产生，形成高阻。
但是，采用离子注入的方式容易受到后续高温工艺的影响，温度的升高会导致缺陷密度下降，对载流子的抑制作用减弱，导致离子注入产生的隔离区域的电阻值降低，从而导致隔离效果降低；并且，对于HBT(Heterojunction Bipolar Transistor，异质结双极晶体管)射频器件，长时间工作后会产生大量的热，热效应也会导致隔离效果降低。
因此，需要对隔离结构进行改进，以避免出现上述问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够提高器件之间的隔离效果，且提高器件的稳定性和可靠性。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底和形成于所述衬底上的外延层结构，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构；
非掺杂的隔离结构，形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
可选地，所述外延层结构包括所述第一外延层结构时，所述第一外延层结构包括依次堆叠于所述衬底上的子集电层、集电层、基极层和发射层，所述隔离结构形成于所述子集电层中；所述外延层结构包括所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底上的缓冲层、沟道层、肖特基层和接触层，所述隔离结构从所述接触层中依次延伸贯穿所述肖特基层、所述沟道层和所述缓冲层；所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底上的缓冲层、沟道层、肖特基层和接触层，所述第一外延层结构包括依次堆叠于部分所述接触层上的子集电层、集电层、基极层和发射层，所述隔离结构从所述子集电层外围的所述接触层中依次延伸贯穿所述肖特基层、所述沟道层和所述缓冲层。
可选地，所述集电层外围的子集电层上形成有集电极，所述发射层外围的基极层上形成有基极，所述发射层上形成有发射极；所述外延层结构包括所述第一外延层结构时，所述隔离结构形成于所述集电极外围的子集电层中；所述接触层暴露出的肖特基层上形成有栅极，所述栅极两侧的所述接触层上分别形成有源极和漏极，所述隔离结构形成于所述源极和所述漏极外围的第二外延层结构中。
可选地，所述隔离结构的材质与所述子集电层的材质相同。
可选地，所述隔离结构的阻值范围为1E8Ω～1E9Ω。
本发明还提供一种半导体器件的制造方法，包括：
提供一衬底；
形成外延层结构和非掺杂的隔离结构于所述衬底上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构，所述隔离结构形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
可选地，所述外延层结构包括所述第一外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的刻蚀停止层和隔离层；
刻蚀所述隔离层，以形成隔离结构；
执行外延生长工艺，以在所述衬底上形成堆叠的子集电层、集电层、基极层和发射层，所述子集电层的顶面与所述隔离结构的顶面齐平；
所述外延层结构包括所述第二外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的缓冲层、沟道层、肖特基层和接触层；
依次刻蚀所述接触层、所述肖特基层、所述沟道层和所述缓冲层，以形成暴露出所述衬底的沟槽；
执行外延生长工艺，以形成隔离结构填充于所述沟槽中；
所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的缓冲层、沟道层、肖特基层、接触层、子集电层、集电层、基极层和发射层；
刻蚀去除部分所述发射层、所述基极层、所述集电层和所述子集电层，以暴露出所述接触层；
依次刻蚀暴露出的所述接触层、所述肖特基层、所述沟道层和所述缓冲层，以形成暴露出所述衬底的沟槽；
执行外延生长工艺，以形成隔离结构填充于所述沟槽中。
可选地，所述外延层结构包括所述第一外延层结构，或者，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述半导体器件的制造方法还包括：
在所述发射层上形成发射极；
在所述发射层外围的基极层上形成基极；
在所述集电层外围的子集电层上形成集电极；所述外延层结构包括所述第一外延层结构时，所述隔离结构形成于所述集电极外围的子集电层中；
所述外延层结构包括所述第二外延层结构，或者，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述半导体器件的制造方法还包括：
在所述接触层上形成源极和漏极，并在所述接触层暴露出的肖特基层上形成栅极，所述源极和所述漏极分别位于所述栅极的两侧；所述隔离结构形成于所述源极和所述漏极外围的第二外延层结构中。
可选地，所述隔离结构的材质与所述子集电层的材质相同。
可选地，所述隔离结构的阻值范围为1E8Ω～1E9Ω。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于对应于异质结双极晶体管的第一外延层结构中或对应于高电子迁移率晶体管的第二外延层结构中形成有非掺杂的隔离结构，使得高阻值的所述隔离结构对所述异质结双极晶体管与所述高电子迁移率晶体管之间以及所述异质结双极晶体管或所述高电子迁移率晶体管与其他器件之间实现很好的电学隔离，隔离效果优于离子注入形成的隔离区域的隔离效果；并且，由于非掺杂的隔离结构属于物理隔离，不受后续高温工艺以及器件工作产生的热效应的影响，使得能够提高半导体器件的稳定性和可靠性。
2、本发明的半导体器件的制造方法，通过形成非掺杂的隔离结构于对应于异质结双极晶体管的第一外延层结构中或对应于高电子迁移率晶体管的第二外延层结构中，使得高阻值的所述隔离结构对所述异质结双极晶体管与所述高电子迁移率晶体管之间以及所述异质结双极晶体管或所述高电子迁移率晶体管与其他器件之间实现很好的电学隔离，隔离效果优于离子注入形成的隔离区域的隔离效果；并且，由于非掺杂的隔离结构属于物理隔离，不受后续高温工艺以及器件工作产生的热效应的影响，使得能够提高半导体器件的稳定性和可靠性。
附图说明
图1是本发明实施例一的半导体器件的剖面示意图；
图2是本发明实施例二的半导体器件的剖面示意图；
图3是本发明实施例三的半导体器件的剖面示意图；
图4是本发明一实施例的半导体器件的制造方法的流程图；
图5a～图5i是图4所示的半导体器件的制造方法中的器件的剖面示意图。
其中，附图1～图5i的附图标记说明如下：
11-衬底；12-隔离结构；121-第一刻蚀停止层；122-隔离层；123-图案化的光刻胶层；131-子集电层；1311-集电极；132-集电层；1321-第二刻蚀停止层；133-基极层；1331-基极；134-发射层；1341-发射极；135-盖帽层；136-第四刻蚀停止层；141-缓冲层；142-沟道层；143-肖特基层；144-接触层；145-第三刻蚀停止层；146-栅极；147-源极；148-漏极。
具体实施方式
本发明一实施例提供一种半导体器件，包括：衬底和形成于所述衬底上的外延层结构，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构；非掺杂的隔离结构，形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
下面参阅图1～图3更为详细的介绍本实施例的半导体器件。
所述衬底11的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：GaAs、GaN、InP、Si、SiC、Ge、GeSi和InAs等。
所述外延层结构形成于所述衬底11上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构。
非掺杂的隔离结构12形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
当所述半导体器件包括所述异质结双极晶体管时，所述隔离结构12用于将所述异质结双极晶体管与其他器件隔离；当所述半导体器件包括所述高电子迁移率晶体管时，所述隔离结构12用于将所述高电子迁移率晶体管与其他器件隔离；当所述半导体器件包括所述异质结双极晶体管和所述高电子迁移率晶体管时，即所述半导体器件包括双极高电子迁移率晶体管时，所述隔离结构12用于将所述异质结双极晶体管与所述高电子迁移率晶体管隔离，以及用于将所述异质结双极晶体管和所述高电子迁移率晶体管分别与其他器件隔离。
所述隔离结构12可以为环形结构，所述异质结双极晶体管和所述高电子迁移率晶体管的外围均环绕有所述隔离结构12。
由于所述隔离结构12为非掺杂，使得所述隔离结构12具有高阻值，进而使得所述隔离结构12能够起到很好的隔离效果。
优选的，所述隔离结构12的阻值范围为1E8Ω～1E9Ω。
如图1所示，当所述外延层结构包括所述第一外延层结构时，所述第一外延层结构包括依次堆叠于所述衬底11上的第一刻蚀停止层121、子集电层131、集电层132、基极层133和发射层134，所述集电层132形成于部分所述子集电层131上，所述发射层134形成于部分所述基极层133上，所述隔离结构12形成于所述集电层132外围的所述子集电层131中，即所述隔离结构12形成于所述子集电层131的未被所述集电层132覆盖的区域中，所述子集电层131的顶面与所述隔离结构12的顶面齐平。
所述外延层结构还可包括第二刻蚀停止层1321和盖帽层135，所述第二刻蚀停止层1321形成于所述子集电层131与所述集电层132之间，所述盖帽层135形成于所述发射层134上。
所述子集电层131、所述第二刻蚀停止层1321、所述集电层132、所述发射层134和所述盖帽层135具有第一掺杂类型，所述基极层133具有第二掺杂类型。其中，所述第一掺杂类型为N型时，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型时，所述第二掺杂类型为N型。
所述第二刻蚀停止层1321的掺杂浓度可以为1.0E17cm-3～9.0E18cm-3，厚度可以为20nm～30nm；所述集电层132的掺杂浓度可以为1.0E16cm-3～9.0E18cm-3，厚度可以为500nm～1500nm；所述基极层133为重掺杂，掺杂浓度可以为1.0E18cm-3～5.0E19cm-3，厚度可以为50nm～100nm；所述发射层134为重掺杂，掺杂浓度可以为5.0E18cm-3～5.0E19cm-3，厚度可以为40nm～60nm；所述盖帽层135为重掺杂，掺杂浓度可以为1.0E18cm-3～1.0E19cm-3，厚度可以为150nm～250nm。
所述第一刻蚀停止层121优选为非掺杂材料，以使得所述第一刻蚀停止层121具有高阻值。
所述第一刻蚀停止层121的厚度优选为100nm～300nm，所述隔离结构12的厚度优选为400nm～800nm。
如图2所示，当所述外延层结构包括所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底11上的缓冲层141、沟道层142、肖特基层143和接触层144，所述隔离结构12从所述接触层144中依次延伸贯穿所述肖特基层143、所述沟道层142和所述缓冲层141，所述隔离结构12的顶面与所述接触层144的顶面齐平。
并且，所述肖特基层143与所述接触层144之间还可形成有第三刻蚀停止层145。
如图3所示，当所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底11上的缓冲层141、沟道层142、肖特基层143、第三刻蚀停止层145和接触层144，所述第一外延层结构包括依次堆叠于部分所述接触层144上的第四刻蚀停止层136、子集电层131、集电层132、基极层133、发射层134和盖帽层135，所述集电层132形成于部分所述子集电层131上，所述发射层134形成于部分所述基极层133上，所述隔离结构12从所述子集电层131外围的所述接触层144中依次延伸贯穿所述第三刻蚀停止层145、所述肖特基层143、所述沟道层142和所述缓冲层141，即所述隔离结构12从未被所述子集电层131覆盖的所述接触层144中依次延伸贯穿所述第三刻蚀停止层145、所述肖特基层143、所述沟道层142和所述缓冲层141，所述隔离结构12的顶面与所述接触层144的顶面齐平。
另外，如图1所示，所述外延层结构包括所述第一外延层结构时，所述集电层132外围的子集电层131上形成有集电极1311，即所述子集电层131的未被集电层132覆盖的区域上形成有集电极1311，所述发射层134外围的基极层133上形成有基极1331，即所述基极层133的未被发射层134覆盖的区域上形成有基极1331，所述发射层134上的盖帽层135上形成有发射极1341，以构成所述异质结双极晶体管；所述隔离结构12形成于所述集电极1311外围的子集电层131中。
如图2所示，所述外延层结构包括所述第二外延层结构时，所述接触层144和所述第三刻蚀停止层145暴露出的肖特基层143上形成有栅极146，所述栅极146两侧的所述接触层144上分别形成有源极147和漏极148，以构成所述高电子迁移率晶体管；所述隔离结构12形成于所述源极147和所述漏极148外围的第二外延层结构中。
如图3所示，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述集电层132外围的子集电层131上形成有集电极1311，即所述子集电层131的未被集电层132覆盖的区域上形成有集电极1311，所述发射层134外围的基极层133上形成有基极1331，即所述基极层133的未被发射层134覆盖的区域上形成有基极1331，所述发射层134上的盖帽层135上形成有发射极1341，以构成所述异质结双极晶体管；所述子集电层131外围的所述接触层144和所述第三刻蚀停止层145暴露出的肖特基层143上形成有栅极146，所述栅极146两侧的所述接触层144上分别形成有源极147和漏极148，以构成所述高电子迁移率晶体管，进而构成所述双极高电子迁移率晶体管。其中，所述子集电层131外围的第二外延层结构中以及所述源极147和所述漏极148外围的第二外延层结构中均形成有所述隔离结构12，即所述异质结双极晶体管与所述高电子迁移率晶体管之间的第二外延层结构中，以及所述异质结双极晶体管和所述高电子迁移率晶体管与其他器件之间的第二外延层结构中均形成有所述隔离结构12。
并且，当所述外延层结构包括所述第一外延层结构时，优选的，所述隔离结构12的材质与所述子集电层131的材质相同，使得所述隔离结构12与所述子集电层131的晶格匹配度高，进而使得后续能够生长高质量的所述集电层132、所述基极层133和所述发射层134。
所述子集电层131、所述集电层132、所述基极层133、所述盖帽层135和所述隔离结构12的材质可以为GaAs、InGaAs、GaN、AlGaN、InGaN和InGaAsN等中的至少一种，所述发射层134、第一刻蚀停止层121、第二刻蚀停止层1321和第四刻蚀停止层136的材质可以为InGaP、AlGaAs、InP、InAlAs和AlGaN等中的至少一种，所述缓冲层141、所述肖特基层143和所述接触层144、所述第三刻蚀停止层145的材质可以为GaAs、AlGaAs、GaN、AlGaN和InGaN等中的至少一种，所述沟道层142的材质可以为InGaAs、AlGaAs、GaN、AlGaN和InGaN等中的至少一种。
从上述内容可知，由于对应于异质结双极晶体管的第一外延层结构中或对应于高电子迁移率晶体管的第二外延层结构中形成有非掺杂的隔离结构，使得高阻值的所述隔离结构对所述异质结双极晶体管与所述高电子迁移率晶体管之间以及所述异质结双极晶体管或所述高电子迁移率晶体管与其他器件之间实现很好的电学隔离，隔离效果优于离子注入形成的隔离区域的隔离效果；并且，由于非掺杂的隔离结构属于物理隔离，不受后续高温工艺以及器件工作产生的热效应的影响，使得能够提高半导体器件的稳定性和可靠性。
综上所述，本发明的半导体器件，包括：衬底和形成于所述衬底上的外延层结构，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构；非掺杂的隔离结构，形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。本发明的半导体器件能够提高器件之间的隔离效果，且提高器件的稳定性和可靠性。
本发明一实施例提供一种半导体器件的制造方法，参阅图4，图4是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1，提供一衬底；
步骤S2，形成外延层结构和非掺杂的隔离结构于所述衬底上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构，所述隔离结构形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
下面参阅图1～图3、图5a～图5i更为详细的介绍本实施例提供的半导体器件的制造方法。
按照步骤S1，提供一衬底11。
所述衬底11的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：GaAs、GaN、InP、Si、SiC、Ge、GeSi和InAs等。
步骤S2，形成外延层结构和非掺杂的隔离结构12于所述衬底11上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构，所述隔离结构12形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
当所述半导体器件包括所述异质结双极晶体管时，所述隔离结构12用于将所述异质结双极晶体管与其他器件隔离；当所述半导体器件包括所述高电子迁移率晶体管时，所述隔离结构12用于将所述高电子迁移率晶体管与其他器件隔离；当所述半导体器件包括所述异质结双极晶体管和所述高电子迁移率晶体管时，即所述半导体器件包括双极高电子迁移率晶体管时，所述隔离结构12用于将所述异质结双极晶体管与所述高电子迁移率晶体管隔离，以及用于将所述异质结双极晶体管和所述高电子迁移率晶体管分别与其他器件隔离。
所述隔离结构12可以为环形结构，所述异质结双极晶体管和所述高电子迁移率晶体管的外围均环绕有所述隔离结构12。
由于所述隔离结构12为非掺杂，使得所述隔离结构12具有高阻值，进而使得所述隔离结构12能够起到很好的隔离效果。
优选的，所述隔离结构12的阻值范围为1E8Ω～1E9Ω。
参阅图5a～图5e，当所述外延层结构包括所述第一外延层结构时，形成所述外延层结构和所述隔离结构12于所述衬底11上的步骤可以包括：首先，如图5a所示，执行外延生长工艺，以在所述衬底11上形成堆叠的刻蚀停止层(为了与其他刻蚀停止层进行区分，定义此处的刻蚀停止层为第一刻蚀停止层121)和隔离层122；然后，如图5b所示，形成图案化的光刻胶层123于所述隔离层122上，并刻蚀所述隔离层122，以形成隔离结构12；然后，如图5c所示，去除所述图案化的光刻胶层123，并对所述衬底11表面进行清洗，以便后续执行外延生长工艺；然后，如图5d和图5e所示，执行外延生长工艺，以在所述衬底11上形成堆叠的子集电层131、集电层132、基极层133和发射层134，所述子集电层131的顶面与所述隔离结构12的顶面齐平，所述集电层132覆盖所述子集电层131和所述隔离结构12。
或者，当所述外延层结构包括所述第一外延层结构时，形成所述外延层结构和所述隔离结构12于所述衬底11上的步骤可以包括：首先，执行外延生长工艺，以在所述衬底11上形成堆叠的第一刻蚀停止层121和子集电层131；然后，刻蚀所述子集电层131，以在所述子集电层131中形成暴露出所述第一刻蚀停止层121的沟槽；然后，执行外延生长工艺，以形成隔离结构12填充于所述沟槽中；然后，执行外延生长工艺，以在所述子集电层131上形成堆叠的集电层132、基极层133和发射层134，所述集电层132覆盖所述隔离结构12。
其中，所述第一刻蚀停止层121优选为非掺杂材料，以使得所述第一刻蚀停止层121具有高阻值。
所述第一刻蚀停止层121的厚度优选为100nm～300nm，所述隔离结构12的厚度优选为400nm～800nm。
可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述隔离层122或所述子集电层131，所述隔离层122或所述子集电层131与所述第一刻蚀停止层121的刻蚀选择比优选为8～10，以使得在对所述隔离层122或所述子集电层131进行刻蚀时，仅对所述第一刻蚀停止层121少量刻蚀，所述第一刻蚀停止层121用于避免下方的所述衬底11被刻蚀。
并且，在形成所述集电层132之前，还可形成第二刻蚀停止层1321于所述子集电层131和所述隔离结构12上；在形成所述发射层134之后，还可形成盖帽层135于所述发射层134上。
所述子集电层131、所述第二刻蚀停止层1321、所述集电层132、所述发射层134和所述盖帽层135具有第一掺杂类型，所述基极层133具有第二掺杂类型。其中，所述第一掺杂类型为N型时，所述第二掺杂类型为P型；或者，所述第一掺杂类型为P型时，所述第二掺杂类型为N型。
所述第二刻蚀停止层1321的掺杂浓度可以为1.0E17cm-3～9.0E18cm-3，厚度可以为20nm～30nm；所述集电层132的掺杂浓度可以为1.0E16cm-3～9.0E18cm-3，厚度可以为500nm～1500nm；所述基极层133为重掺杂，掺杂浓度可以为1.0E18cm-3～5.0E19cm-3，厚度可以为50nm～100nm；所述发射层134为重掺杂，掺杂浓度可以为5.0E18cm-3～5.0E19cm-3，厚度可以为40nm～60nm；所述盖帽层135为重掺杂，掺杂浓度可以为1.0E18cm-3～1.0E19cm-3，厚度可以为150nm～250nm。
如图2所示，当所述外延层结构包括所述第二外延层结构时，形成所述外延层结构和所述隔离结构12于所述衬底11上的步骤可以包括：首先，执行外延生长工艺，以在所述衬底11上形成堆叠的缓冲层141、沟道层142、肖特基层143和接触层144；然后，依次刻蚀所述接触层144、所述肖特基层143、所述沟道层142和所述缓冲层141，以形成暴露出所述衬底11的沟槽；然后，执行外延生长工艺，以形成隔离结构12填充于所述沟槽中。
其中，所述肖特基层143与所述接触层144之间还可形成有第三刻蚀停止层145。
如图3所示，当所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，形成所述外延层结构和所述隔离结构12于所述衬底11上的步骤可以包括：首先，执行外延生长工艺，以在所述衬底11上形成堆叠的缓冲层141、沟道层142、肖特基层143、第三刻蚀停止层145、接触层144、第四刻蚀停止层136、子集电层131、集电层132、基极层133、发射层134和盖帽层135；然后，刻蚀去除部分所述盖帽层135、所述发射层134、所述基极层133、所述集电层132、所述子集电层131和所述第四刻蚀停止层136，以暴露出所述接触层144；然后，依次刻蚀暴露出的所述接触层144、第三刻蚀停止层145、所述肖特基层143、所述沟道层142和所述缓冲层141，以形成暴露出所述衬底11的沟槽；然后，执行外延生长工艺，以形成隔离结构12填充于所述沟槽中。
另外，所述外延层结构包括所述第一外延层结构时，所述半导体器件的制造方法还可包括：首先，如图5f所示，通过光刻胶涂布、光刻、蒸镀发射极金属和剥离工艺在所述发射层134上的盖帽层135上形成发射极1341，并刻蚀去除部分所述盖帽层135和所述发射层134，以暴露出所述基极层133；然后，如图5g所示，通过光刻胶涂布、光刻、蒸镀基极金属和剥离工艺在所述发射层134外围暴露出的基极层133上形成基极1331，并且，如图5h所示，刻蚀去除部分所述基极层133、所述集电层132和所述第二刻蚀停止层1321，以暴露出所述子集电层131和所述隔离结构12；然后，如图5i所示，通过光刻胶涂布、光刻、蒸镀集电极金属和剥离工艺在所述集电层132外围暴露出的子集电层131上形成集电极1311，此时，所述隔离结构12形成于所述集电极1311外围暴露出的子集电层131中；然后，将所述发射极1341、基极1331和集电极1311经350℃～450℃、30s～120s的快速退火，以形成良好的欧姆接触，从而制作获得所述异质结双极晶体管。
如图2所示，所述外延层结构包括所述第二外延层结构，所述半导体器件的制造方法还可包括：首先，通过光刻胶涂布、光刻、蒸镀金属和剥离工艺在所述接触层144上形成源极147和漏极148；然后，刻蚀所述接触层144和所述第三刻蚀停止层145，以暴露出所述肖特基层143；然后，通过沉积和刻蚀等工艺在暴露出的肖特基层143上形成栅极146，所述源极147和所述漏极148分别位于所述栅极146的两侧，以制作获得所述高电子迁移率晶体管。其中，所述隔离结构12形成于所述源极147和所述漏极148外围的第二外延层结构中。
如图3所示，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述半导体器件的制造方法还可包括：首先，通过光刻胶涂布、光刻、蒸镀金属和剥离工艺在暴露出的所述接触层144上形成源极147和漏极148；然后，刻蚀暴露出的所述接触层144和所述第三刻蚀停止层145，以暴露出所述肖特基层143；然后，通过沉积和刻蚀等工艺在暴露出的肖特基层143上形成栅极146，所述源极147和所述漏极148分别位于所述栅极146的两侧，以制作获得所述高电子迁移率晶体管；然后，通过光刻胶涂布、光刻、蒸镀发射极金属和剥离工艺在所述发射层134上的盖帽层135上形成发射极1341，并刻蚀去除部分所述盖帽层135和所述发射层134，以暴露出所述基极层133；然后，通过光刻胶涂布、光刻、蒸镀基极金属和剥离工艺在所述发射层134外围暴露出的基极层133上形成基极1331，并且，刻蚀去除部分所述基极层133和所述集电层132，以暴露出所述子集电层131；然后，通过光刻胶涂布、光刻、蒸镀集电极金属和剥离工艺在所述集电层132外围暴露出的子集电层131上形成集电极1311；然后，将所述发射极1341、基极1331和集电极1311经350℃～450℃、30s～120s的快速退火，以形成良好的欧姆接触，从而制作获得所述异质结双极晶体管，进而获得所述双极高电子迁移率晶体管。其中，所述异质结双极晶体管与所述高电子迁移率晶体管之间的第二外延层结构中，以及所述异质结双极晶体管和所述高电子迁移率晶体管与其他器件之间的第二外延层结构中均形成有所述隔离结构12。
并且，当所述外延层结构包括所述第一外延层结构时，优选的，所述隔离结构12的材质与所述子集电层131的材质相同，使得所述隔离结构12与所述子集电层131的晶格匹配度高，进而使得后续能够生长高质量的所述集电层132、所述基极层133和所述发射层134。
所述子集电层131、所述集电层132、所述基极层133、所述盖帽层135和所述隔离结构12的材质可以为GaAs、InGaAs、GaN、AlGaN、InGaN和InGaAsN等中的至少一种，所述发射层134、第一刻蚀停止层121、第二刻蚀停止层1321和第四刻蚀停止层136的材质可以为InGaP、AlGaAs、InP、InAlAs和AlGaN等中的至少一种，所述缓冲层141、所述肖特基层143和所述接触层144、所述第三刻蚀停止层145的材质可以为GaAs、AlGaAs、GaN、AlGaN和InGaN等中的至少一种，所述沟道层142的材质可以为InGaAs、AlGaAs、GaN、AlGaN和InGaN等中的至少一种。
从上述内容可知，通过形成非掺杂的隔离结构于对应于异质结双极晶体管的第一外延层结构中或对应于高电子迁移率晶体管的第二外延层结构中，使得高阻值的所述隔离结构对所述异质结双极晶体管与所述高电子迁移率晶体管之间以及所述异质结双极晶体管或所述高电子迁移率晶体管与其他器件之间实现很好的电学隔离，隔离效果优于离子注入形成的隔离区域的隔离效果；并且，由于非掺杂的隔离结构属于物理隔离，不受后续高温工艺以及器件工作产生的热效应的影响，使得能够提高半导体器件的稳定性和可靠性。
综上所述，本发明的半导体器件的制造方法，包括：提供一衬底；形成外延层结构和非掺杂的隔离结构于所述衬底上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构，所述隔离结构形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。本发明的半导体器件的制造方法能够提高器件之间的隔离效果，且提高器件的稳定性和可靠性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底和形成于所述衬底上的外延层结构，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构；
非掺杂的隔离结构，形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
2.如权利要求1所述的半导体器件，其特征在于，所述外延层结构包括所述第一外延层结构时，所述第一外延层结构包括依次堆叠于所述衬底上的子集电层、集电层、基极层和发射层，所述隔离结构形成于所述子集电层中；所述外延层结构包括所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底上的缓冲层、沟道层、肖特基层和接触层，所述隔离结构从所述接触层中依次延伸贯穿所述肖特基层、所述沟道层和所述缓冲层；所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述第二外延层结构包括依次堆叠于所述衬底上的缓冲层、沟道层、肖特基层和接触层，所述第一外延层结构包括依次堆叠于部分所述接触层上的子集电层、集电层、基极层和发射层，所述隔离结构从所述子集电层外围的所述接触层中依次延伸贯穿所述肖特基层、所述沟道层和所述缓冲层。
3.如权利要求2所述的半导体器件，其特征在于，所述集电层外围的子集电层上形成有集电极，所述发射层外围的基极层上形成有基极，所述发射层上形成有发射极；所述外延层结构包括所述第一外延层结构时，所述隔离结构形成于所述集电极外围的子集电层中；所述接触层暴露出的肖特基层上形成有栅极，所述栅极两侧的所述接触层上分别形成有源极和漏极，所述隔离结构形成于所述源极和所述漏极外围的第二外延层结构中。
4.如权利要求2所述的半导体器件，其特征在于，所述隔离结构的材质与所述子集电层的材质相同。
5.如权利要求1所述的半导体器件，其特征在于，所述隔离结构的阻值范围为1E8Ω～1E9Ω。
6.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；
形成外延层结构和非掺杂的隔离结构于所述衬底上，所述外延层结构包括对应于异质结双极晶体管的第一外延层结构和/或对应于高电子迁移率晶体管的第二外延层结构，所述隔离结构形成于所述第一外延层结构或所述第二外延层结构中，以用于隔离所述异质结双极晶体管和/或所述高电子迁移率晶体管。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述外延层结构包括所述第一外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的刻蚀停止层和隔离层；
刻蚀所述隔离层，以形成隔离结构；
执行外延生长工艺，以在所述衬底上形成堆叠的子集电层、集电层、基极层和发射层，所述子集电层的顶面与所述隔离结构的顶面齐平；
所述外延层结构包括所述第二外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的缓冲层、沟道层、肖特基层和接触层；
依次刻蚀所述接触层、所述肖特基层、所述沟道层和所述缓冲层，以形成暴露出所述衬底的沟槽；
执行外延生长工艺，以形成隔离结构填充于所述沟槽中；
所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，形成所述外延层结构和所述隔离结构于所述衬底上的步骤包括：
执行外延生长工艺，以在所述衬底上形成堆叠的缓冲层、沟道层、肖特基层、接触层、子集电层、集电层、基极层和发射层；
刻蚀去除部分所述发射层、所述基极层、所述集电层和所述子集电层，以暴露出所述接触层；
依次刻蚀暴露出的所述接触层、所述肖特基层、所述沟道层和所述缓冲层，以形成暴露出所述衬底的沟槽；
执行外延生长工艺，以形成隔离结构填充于所述沟槽中。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述外延层结构包括所述第一外延层结构，或者，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述半导体器件的制造方法还包括：
在所述发射层上形成发射极；
在所述发射层外围的基极层上形成基极；
在所述集电层外围的子集电层上形成集电极；所述外延层结构包括所述第一外延层结构时，所述隔离结构形成于所述集电极外围的子集电层中；
所述外延层结构包括所述第二外延层结构，或者，所述外延层结构包括所述第一外延层结构和所述第二外延层结构时，所述半导体器件的制造方法还包括：
在所述接触层上形成源极和漏极，并在所述接触层暴露出的肖特基层上形成栅极，所述源极和所述漏极分别位于所述栅极的两侧；所述隔离结构形成于所述源极和所述漏极外围的第二外延层结构中。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，所述隔离结构的材质与所述子集电层的材质相同。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，所述隔离结构的阻值范围为1E8Ω～1E9Ω。
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