CN116736925A - 零电流高精度使能电路 - Google Patents
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- 230000003044 adaptive effect Effects 0.000 claims abstract description 3
- 101150110971 CIN7 gene Proteins 0.000 claims description 8
- 101150110298 INV1 gene Proteins 0.000 claims description 8
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 claims description 8
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
本发明涉及一种使能电路,具体说是零电流高精度使能电路。它的特点是包括电源VCC,EN端、OUT端、基准电流支路、支路一、支路二和支路三。所述基准电流支路含有NMOS管M9,NMOS管M9为耗尽型MOS管,NMOS管M9的栅极接地,产生自偏置电流从而形成基准电流。所述支路一、支路二和支路三均通过电流镜复制基准电流支路的电流,所述电源VCC与基准电流支路、支路一、支路二和支路三适配连接。该使能电路的功耗较小。
Description
技术领域
本发明涉及一种使能电路,具体说是可实现EN关断时零电流的零电流高精度使能电路。特别适用于手环、电子手表等便携式电子设备。
背景技术
随着科技发展,手环、电子手表等便携式电子设备的应用越来越多,待机时间长短成为衡量其性能的一个很重要的指标。等便携式电子设备中均会设置使能电路,用于实现唤醒功能。使能电路的功耗高低直接影响到电子设备的待机时间,因而,零电流使能电路越来越广泛的应用到电子设备中。
目前,传统的零电流使能电路如图1所示。当EN端为0V时,NMOS管N1、NMOS管N2关断,PMOS管P1、PMOS管P2导通,A点为高电位VCC,NMOS管N3导通,PMOS管P3关断,A点经过PMOS管P4与NMOS管N4组成的反相器输出为低。当EN端电压大于NMOS管N1加上NMOS管N2的VTH但低于VCC一定值时,NMOS管N1、NMOS管N2导通,因EN小于VCC电压,进而存在PMOS管P1、PMOS管P2没有关断的状态,会有较大电流从VCC经过PMOS管P1、PMOS管P2、NMOS管N1、NMOS管N2流到GND,如图2所示,当EN为1.8V,VCC为3.0V的情况。当EN电压继续升高到接近VCC电压时,流过PMOS管P1的电流逐渐变小,A点被拉的较低此时OUT端才会输出高电位信号。此电路局限性较大,仅适用于EN拉高电压等于VCC的应用中(如图3所示,EN电压与VCC电压均为1.8V时正常),当EN端的高电位信号低于VCC电压一定值时,会有较大电流从VCC漏到GND(如图2所示,EN电压为1.8V,VCC电压为3V时,VCC到GDN漏电),导致整个使能电路的功耗较大。
发明内容
本发明要解决的技术问题是提供一种零电流高精度使能电路,该使能电路的功耗较小。解决了传统使能电路功耗大的技术问题,使得采用该使能电路的电子设备待机时间较长。
为解决上述问题,提供以下技术方案:
本发明的零电流高精度使能电路的特点是包括电源VCC,EN端、OUT端、基准电流支路、支路一、支路二和支路三。所述基准电流支路含有NMOS管M9,NMOS管M9为耗尽型MOS管,NMOS管M9的栅极接地,NMOS管M9的源极与电阻R0和电容C0的一端相连,电阻R0的另一端与NMOS管M1的漏极相连,电容C0的另一端接地,NMOS管M1的源极接地。所述支路一含有NMOS管M0,NMOS管M0的源极与电阻R1的一端相连,电阻R1的另一端与电阻R2的一端相连,电阻R2的另一端接地。所述支路二含有PMOS管M3,PMOS管M3的漏极通过倒相器INV1和倒相器INV2与OUT端相连,PMOS管M3的漏极与NMOS管M4的漏极相连,NMOS管M4的源极接地。所述支路三含有NMOS管M2,NMOS管M2的源极接地;所述EN端分别与NMOS管M0的栅极、NMOS管M1的栅极和NMOS管M2的栅极相连。所述NMOS管M0的漏极为A点,所述NMOS管M4的漏极为D点,所述NMOS管M2的漏极为B点,A点与NMOS管M4的栅极相连,B点PMOS管M3的栅极相连,所述A点、B点和PMOS管M3的源极均通过电流镜复制基准电流支路的电流,所述电源VCC与基准电流支路、支路一、支路二和支路三适配连接,用于为基准电流支路、支路一、支路二和支路三提供驱动电压。
其中,所述基准电流支路包括PMOS管M7,所述电源VCC与PMOS管M7的源极相连,PMOS管M7的漏极与其栅极和所述NMOS管M9的漏极相连。
所述支路一包括PMOS管M6,所述电源VCC与PMOS管M6的源极相连,PMOS管M6的栅极与所述PMOS管M7的栅极相连,PMOS管M6和PMOS管M7的形成电流镜,PMOS管M6的漏极与所述A点相连。
所述支路二包括PMOS管M5,所述电源VCC与PMOS管M5的源极相连,PMOS管M5的栅极与所述PMOS管M7的栅极相连,PMOS管M5和PMOS管M7的形成电流镜,PMOS管M5的漏极与PMOS管M3的源极相连。
所述支路三包括PMOS管M8,所述电源VCC与PMOS管M8的源极相连,PMOS管M8的栅极与所述PMOS管M7的栅极相连,PMOS管M8和PMOS管M7的形成电流镜,PMOS管M8的漏极与所述B点相连。
与电阻R1相连的电阻R2一端与NMOS管M10的漏极相连,NMOS管M10的栅极与所述D点相连,NMOS管M10的源极接地。
采取以上方案,具有以下优点:
由于本发明的零电流高精度使能电路的基准电流支路含有NMOS管M9,NMOS管M9为耗尽型MOS管,NMOS管M9的栅极接地,NMOS管M9的源极与电阻R0和电容C0的一端相连,电阻R0的另一端与NMOS管M1的漏极相连,电容C0的另一端接地,NMOS管M1的源极接地,支路一含有NMOS管M0,NMOS管M0的源极与电阻R1的一端相连,电阻R1的另一端与电阻R2的一端相连,电阻R2的另一端接地,支路二含有PMOS管M3,PMOS管M3的漏极通过倒相器INV1和倒相器INV2与OUT端相连,PMOS管M3的漏极与NMOS管M4的漏极相连,NMOS管M4的源极接地,所述支路三含有NMOS管M2,NMOS管M2的源极接地,EN端分别与NMOS管M0的栅极、NMOS管M1的栅极和NMOS管M2的栅极相连,NMOS管M0的漏极为A点,NMOS管M4的漏极为D点,NMOS管M2的漏极为B点,A点与NMOS管M4的栅极相连,B点PMOS管M3的栅极相连,A点、B点和PMOS管M3的源极均通过电流镜复制基准电流支路的电流,电源VCC与基准电流支路、支路一、支路二和支路三适配连接。NMOS管M9为耗尽型MOS管,根据其栅极接地可产生自偏置电流的特性产生基准电流,电阻R0用来调节此电流的大小。当EN=0V时,NMOS管M0、NMOS管M1、NMOS管M2关断,由于NMOS管M1关断后C0正极还会有约500mV电压,CO会通过电阻R0和NMOS管M1关断后产生的高阻放电,即基准电流支路也会流过极小的电流给CO充电,此电流通过通过电流镜镜像到A点和B点,将A、B点拉高,A、B拉高后无电流流过,M3关断,M4导通,D点为0V,经过反相器INV1和INV2后OUT输出为0V,实现零电流使能。的电路动作与EN=0V相同。当/>时,NMOS管M0导通,NMOS管M4关断,NMOS管M1、NMOS管M2导通,NMOS管M9通过NMOS管M7、电阻R0与NMOS管M1的电流路径正常建立基准电流,支路一、支路二和支路三均镜像到基准电流,B点拉低,PMOS管M3导通,PMOS管M5拉高D点为VCC,拉高D点后PMOS管M5上无电流流过,经过反相器INV1和INV2后OUT端输出为高电位VCC。这种零电流高精度使能电路在/> 时,不受VCC电压限制,PMOS管M5上无电流流过,从而确保电源VCC端不会有大量电流流到接地端,大大减少了整个电路的功耗,使得采用该使能电路的电子设备待机时间较长。
附图说明
图1是背景技术中零电流使能电路的结构示意图;
图2是背景技术中零电流使能电路在EN为1.8V,VCC为3.0V的电路示意图;
图3是背景技术中零电流使能电路在EN与VCC相同时的电路示意图;
图4是本发明的零电流高精度使能电路的结构示意图;
图5是本发明的零电流高精度使能电路中MOS管M9的VGS电压与流过DS电流的关系曲线图;
图6是本发明的零电流高精度使能电路的仿真结果图。
具体实施方式
以下结合附图对本发明作进一步详细描述。
如图4所示,本发明的零电流高精度使能电路包括电源VCC,EN端、OUT端、基准电流支路、支路一、支路二和支路三。所述基准电流支路含有PMOS管M7、NMOS管M9,所述电源VCC与PMOS管M7的源极相连,PMOS管M7的漏极与其栅极和所述NMOS管M9的漏极相连。所述NMOS管M9为耗尽型MOS管,NMOS管M9的栅极接地,NMOS管M9的源极与电阻R0和电容C0的一端相连,电阻R0的另一端与NMOS管M1的漏极相连,电容C0的另一端接地,NMOS管M1的源极接地。利用耗尽型MOS管M9为的栅极接地产生自偏置电流的特性产生基准电流,电阻R0用来调节此电流的大小。耗尽型MOS管M9的的VGS电压与流过DS电流的关系曲线如图5所示,耗尽型NMOS特性在约-500mV左右关断。
所述支路一含有PMOS管M6、NMOS管M0。所述电源VCC与PMOS管M6的源极相连,PMOS管M6的栅极与所述PMOS管M7的栅极相连,PMOS管M6和PMOS管M7的形成电流镜,PMOS管M6的漏极与NMOS管M0的漏极相连。所述NMOS管M0的源极与电阻R1的一端相连,电阻R1的另一端与电阻R2的一端相连,电阻R2的另一端接地。利用PMOS管M6与基准电流支路的PMOS管M7形成电流镜,进而复制基准电流支路的基准电流。
所述支路二含有PMOS管M5、PMOS管M3。所述电源VCC与PMOS管M5的源极相连,PMOS管M5的栅极与所述PMOS管M7的栅极相连,PMOS管M5和PMOS管M7的形成电流镜,PMOS管M5的漏极与PMOS管M3的源极相连。所述PMOS管M3的漏极通过倒相器INV1和倒相器INV2与OUT端相连,PMOS管M3的漏极与NMOS管M4的漏极相连,NMOS管M4的源极接地。利用PMOS管M5与基准电流支路的PMOS管M7形成电流镜,进而复制基准电流支路的基准电流。
所述支路三含有PMOS管M8和NMOS管M2。所述电源VCC与PMOS管M8的源极相连,PMOS管M8的栅极与所述PMOS管M7的栅极相连,PMOS管M8和PMOS管M7的形成电流镜,PMOS管M8的漏极与所述NMOS管M2的漏极相连,NMOS管M2的源极接地。利用PMOS管M8与基准电流支路的PMOS管M7形成电流镜,进而复制基准电流支路的基准电流。
所述EN端分别与NMOS管M0的栅极、NMOS管M1的栅极和NMOS管M2的栅极相连,用于控制它们开断。所述NMOS管M0的漏极为A点,所述NMOS管M4的漏极为D点,所述NMOS管M2的漏极为B点,A点与NMOS管M4的栅极相连,用于控制NMOS管M4开断。B点PMOS管M3的栅极相连,用于控制PMOS管M3开断。
与电阻R1相连的电阻R2一端与NMOS管M10的漏极相连,NMOS管M10的栅极与所述D点相连,NMOS管M10的源极接地。利用NMOS管M10与电阻R2并联形成回差。在NMOS管M10关断时,电阻R1+电阻R2阻值大,需要更高的EN电压才能使MO导通。在NMOS管M10导通,电阻R1+电阻R2的阻值变小,NMOS管M0需要较低的EN电压就能开启。从而使得NMOS管M10关断时需要的EN开启电压更高,开了之后要降的更低才会关断。比如EN电压2V时,NMOS管M0打开,但当EN电压降到2V时,由于NMOS管M10导通,电阻R1+电阻R2的电阻小,NMOS管M0仍处于导通状态,直至EN电压降到开启电压一定程度,如1.8V时,NMOS管M10关闭,NMOS管M0才会关断。
使用时,当EN=0V时,NMOS管M0、NMOS管M1、NMOS管M2关断,由于NMOS管M1关断后C0正极还会有约500mV电压(如图5为M9 VGS电压与流过DS电流的关系曲线,耗尽型NMOS特性在约-500mV左右关断),CO会通过电阻R0和NMOS管M1关断后产生的高阻放电,即NMOS管M7和NMOS管M9也会流过极小的电流给CO充电,此电流通过通过电流镜镜像到A点和B点,将A、B点拉高,A、B拉高后无电流流过,M3关断,M4导通,D点为0V,经过反相器INV1和INV2后OUT输出为0V,实现零电流使能。
的电路动作与EN=0V相同。
当时,NMOS管M0导通,NMOS管M4关断,NMOS管M1、NMOS管M2导通,NMOS管M9通过NMOS管M7、电阻R0与NMOS管M1的电流路径正常建立基准电流,B点拉低,PMOS管M3导通,PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8上正常有电流流过,PMOS管M5拉高D点为VCC,拉高D点后PMOS管M5上无电流流过,经过反相器INV1和INV2后OUT端输出为高电位VCC。这种零电流高精度使能电路在/>时,不受VCC电压限制,PMOS管M5上无电流流过,从而确保电源VCC端不会有大量电流流到接地端,大大减少了整个电路的功耗,使得采用该使能电路的电子设备待机时间较长。
本实施例中,除了MOS管M9为耗尽型MOS管,其它均为标准的正常VTH开启电压的MOS管。
因为耗尽型MOS管VTHM9为正温度系数,VTHM0为负温度系数,所以VEN不随温度、工艺变化,所以此电路开启电压值非常精确,此外EN电压只要大于时不受VCC电压限制,均不会使VCC到GND漏电。EN为高时,此电路可超低功耗工作,EN为低时,此电路可实现零电流工作。
本发明的零电流高精度使能电路电路仿真结果如图6所示,图6的三个波形分别为EN、OUT电压波形和此电路的工作电流波形,EN为1.8V,VCC为3V,当EN拉高电压低于VCC电压时此电路工作电流也不会变大,正常工作时此电路工作电流约16nA,EN为0V时此电路静态功耗仅约62pA,(调整器件参数此电流还可进一步减小)此功能远远优于市面上同类产品,使用到电源芯片中可明显延长手环、手表等使用纽扣电池及锂电池电子设备的待机时间。
Claims (6)
1.零电流高精度使能电路,其特征在于,包括电源VCC,EN端、OUT端、基准电流支路、支路一、支路二和支路三;所述基准电流支路含有NMOS管M9,NMOS管M9为耗尽型MOS管,NMOS管M9的栅极接地,NMOS管M9的源极与电阻R0和电容C0的一端相连,电阻R0的另一端与NMOS管M1的漏极相连,电容C0的另一端接地,NMOS管M1的源极接地;所述支路一含有NMOS管M0,NMOS管M0的源极与电阻R1的一端相连,电阻R1的另一端与电阻R2的一端相连,电阻R2的另一端接地;所述支路二含有PMOS管M3,PMOS管M3的漏极通过倒相器INV1和倒相器INV2与OUT端相连,PMOS管M3的漏极与NMOS管M4的漏极相连,NMOS管M4的源极接地;所述支路三含有NMOS管M2,NMOS管M2的源极接地;所述EN端分别与NMOS管M0的栅极、NMOS管M1的栅极和NMOS管M2的栅极相连;所述NMOS管M0的漏极为A点,所述NMOS管M4的漏极为D点,所述NMOS管M2的漏极为B点,A点与NMOS管M4的栅极相连,B点PMOS管M3的栅极相连,所述A点、B点和PMOS管M3的源极均通过电流镜复制基准电流支路的电流,所述电源VCC与基准电流支路、支路一、支路二和支路三适配连接,用于为基准电流支路、支路一、支路二和支路三提供驱动电压。
2.如权利要求1所述的零电流高精度使能电路,其特征在于,所述基准电流支路包括PMOS管M7,所述电源VCC与PMOS管M7的源极相连,PMOS管M7的漏极与其栅极和所述NMOS管M9的漏极相连。
3.如权利要求2所述的零电流高精度使能电路,其特征在于,所述支路一包括PMOS管M6,所述电源VCC与PMOS管M6的源极相连,PMOS管M6的栅极与所述PMOS管M7的栅极相连,PMOS管M6和PMOS管M7的形成电流镜,PMOS管M6的漏极与所述A点相连。
4.如权利要求2所述的零电流高精度使能电路,其特征在于,所述支路二包括PMOS管M5,所述电源VCC与PMOS管M5的源极相连,PMOS管M5的栅极与所述PMOS管M7的栅极相连,PMOS管M5和PMOS管M7的形成电流镜,PMOS管M5的漏极与PMOS管M3的源极相连。
5.如权利要求2所述的零电流高精度使能电路,其特征在于,所述支路三包括PMOS管M8,所述电源VCC与PMOS管M8的源极相连,PMOS管M8的栅极与所述PMOS管M7的栅极相连,PMOS管M8和PMOS管M7的形成电流镜,PMOS管M8的漏极与所述B点相连。
6.如权利要求1~5中任一项所述的零电流高精度使能电路,其特征在于,与电阻R1相连的电阻R2一端与NMOS管M10的漏极相连,NMOS管M10的栅极与所述D点相连,NMOS管M10的源极接地。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211647223.8A CN116736925B (zh) | 2022-12-21 | 2022-12-21 | 零电流高精度使能电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202211647223.8A CN116736925B (zh) | 2022-12-21 | 2022-12-21 | 零电流高精度使能电路 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN116736925A true CN116736925A (zh) | 2023-09-12 |
CN116736925B CN116736925B (zh) | 2024-03-12 |
Family
ID=87910250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211647223.8A Active CN116736925B (zh) | 2022-12-21 | 2022-12-21 | 零电流高精度使能电路 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116736925B (zh) |
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