CN1167134C - 动态随机存取存储器单元及其形成方法 - Google Patents
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Abstract
一种DRAM单元，其存储电容器形成为沟槽形式，它的下部形成于n-型基底内，用电化学蚀刻在该部分的侧壁上提供大孔(31A)。孔壁上涂有一介电层(26B)，沟槽中然后填充上掺杂多晶硅(24A)。这样可以得到具有非常大表面积和高电容的电容器。本发明还涉及这种DRAM的形成方法。
Description
本发明涉及动态随机存取存储器，(以下简称DRAM)，更具体地说，涉及采用沟槽电容器作为存储元件的DRAM单元及其形成方法。
DRAM已成为最重要的半导体集成电路器件之一。典型地，一DRAM单元包括一起开关作用的MOS晶体管和连接在开关和一参考电压节点之间的起存储元件作用的半导体电容器。一般地，单元是按行和列来布置的，在单个硅芯片上形成两维阵列。一般地，在芯片中包括辅助电路元件，以允许存取各个单元，从而，读出存储的信息(一般以二进制数字存储在各个单元中)或写信息。
为了在单个芯片上得到大存储器阵列，重要的是在该芯片中使用高存储密度的单元。为此，必须缩小各个单元的尺寸，尤其是用于单元的芯片表面积尺寸。然而，存储用单元电容器具有足够大的电容仍很重要。这样可以保证其中能存储足够的电荷，当存储的信号被读出并被提供到一读出放大器时，可以提供满意的信噪比。目前，在单元电容器的设计上进行了大量的研究并取得一定进展。在这种研究和进展中，最重要的是所谓的沟槽电容器，它涉及在硅基底上蚀刻一沟槽，在沟槽的侧壁上涂上介电膜，然后用导电多晶硅填充这些槽。填充物起着存储电容器的存储节点的作用，周围的硅起着存储电容器的参考节点的作用。最好是，沟槽很窄，以节省芯片的表面积，但是要深，从而使其填充后能提供足够大的电容。获得这种带有相对垂直侧壁的窄而深的沟槽的技术有反应离子蚀刻(RIE，reactive ion etching)，它可以提供各向异性蚀刻，可以基本垂直于表面来进行。有时，在该沟槽的侧壁上提供一抗蚀剂层之后，接着要进行一湿蚀刻，它基本上是各向同性的，它既可以垂直进行，也可以水平进行，从而，向沟槽中添加一较宽和较深的部分。
人们早已知道，n-型硅电极在氢氟酸中进行阳极化处理会在它们的表面形成多孔层。在1993年10月的《电化学协会学报》(Joumal of theElectrochemical Society)140卷第10册中，发表的V.Lehmann著的题目为“轻掺杂n-型硅中宏观孔洞形成的物理过程”中，讨论了合适电阻率和晶向的n-型硅中孔形成的物理过程。另外，在1995年11月的《固态技术》(Solid StateTechnology)第99，100和102页中V.Lehmann等人著的题目为“基于多孔硅的一种新电容器技术”中详细介绍了由这种多孔硅制成的电容器的特性。在1997年1月14日公布的转让给本受让人的法国专利申请第97 P 1016 E号中，指出对于有些潜在的应用，如在DRAM中，重要的是适当限定受电化学腐蚀影响的用于形成电容器的表面面积，并建议使用各种设计来避免过度的不可控制蚀刻。一般地，这种设计涉及通过复合或去除在这种区域外流动的载流子，抑制电化学蚀刻扩展到需要形成孔的区域以外。对于DRAM所建议的所有结构都考虑利用形成开关晶体管的相同表面层在开关晶体管附近的芯片的光滑表面部分上形成多孔式电容器。然而，能够形成大孔的硅材料的导电率和电阻率不适合于容纳开关晶体管。另外，存储电容器的这种布置需要一定的表面面积，于是，硅芯片上形成的单元密度就减小了。
本发明涉及一种DRAM，它形成于硅芯片的一部分之上，该硅芯片的掩埋部分的电导率和晶向适合于进行电化学蚀刻，从而形成孔，这种掩埋部分位于上表面层之下，典型地为一外延p-型层，其电导率适合于容纳一满意的开关晶体管。DRAM的电容器是通过一多晶硅填充沟槽形成的，沟槽包括：一上部，该上部具有相对垂直和光滑的侧壁，该侧壁穿过外延表面层；和一较深的宏观孔部分，该部分具有延伸到上述掩埋部分中的相对大的表面积。已惊奇地发现在这种芯片中，可以用以前用于在光滑平表面上形成孔的方式在沟槽较深部分的暴露的壁表面形成孔。
开关晶体管形成于芯片的上部外延层部分之上。电容器将沟槽的多晶硅填充物作为存储节点极板，单元极板基本上是由芯片的掩埋部分形成的。一介电涂层，典型地为硅的氧化物、硅的氮化物和硅的氧化物的重叠层(ONO)，它覆在沟槽的多孔壁上，起着存储电容器的介电层作用。在一个实施例中，开关晶体管是一水平MOS晶体管，它邻近沟槽，其通道平行于芯片表面延伸。另外，开关晶体管也可以是一垂直MOS晶体管，它位于上述沟槽上面，其通道垂直于芯片表面延伸。
通常，最好用n-型通道MOS晶体管作开关，此时，形成晶体管的轻度掺杂表面层是p-型。相反，如果开关是p-型通道MOS晶体管，该层应是n-型。
优选地，本发明的一实施例基本按下述步骤制造。首先，制备一硅芯片，它包括一相对重掺杂的n-型基底区域，硅芯片的上表面与一<100>方向对准，其上面有适合于容纳开关晶体管的一相对轻掺杂的表面层。开关晶体管用传统的方法形成于上述表面层中。存储电容器是由沟槽形成的，沟槽经过表面层从芯片的表面相对深地延伸到较重度掺杂的基底区域。沟槽提供有上部(或浅部)和下部(或深部)，上部具有相对光滑和垂直的侧壁，其穿透表面层，下部延伸到更重度掺杂的基底区域中，并且已经由化学腐蚀形成或者瓶状大孔，或者带有许多较小侧孔的表面。这两种部分都称为宏观孔。沟槽壁包括一合适的介电涂层，如ONO涂层，沟槽用导电多晶硅填充物，它形成电容器的一个极板，基底区域作为另一个极板。最好，沟槽是这样形成的：首先用RIE来蚀刻硅芯片，以形成硅芯片的上部，然后进行适合于形成宏观孔深部的电化学蚀刻。
从器件方面来看，本发明涉及动态随机存取存储器单元，它包括一单晶硅芯片、一场效应晶体管和一存储电容器。单晶硅芯片包括一施主浓度在1016/cm3～1018/cm3之间的n-型部分和位于上述n-型部分上面的更轻度掺杂层。场效应晶体管的通道和电流终端区域形成于轻度掺杂层内。存储电容器包括一介电隔离垂直沟槽，它穿过轻度掺杂层完全延伸到n-型基底中，上述沟槽具有沿轻度掺杂部分的相对光滑侧壁和n-型部分之内的扩大表面积的宏观孔部分。
沟槽用导电多晶硅填充。
在方法方面，本发明涉及在前表面为(100)平面的硅芯片上形成动态随机存取存储器单元的方法，包括以下步骤：在施主浓度约为1016/cm3～1018/cm3之间的n-型区域上形成一更轻度掺杂层；在该更轻度掺杂层上形成一场效应晶体管；和形成一介电隔离垂直槽，它延伸穿过所述更轻度掺杂层进入n-型区域，所述槽在轻度掺杂层具有相对光滑的侧壁，而沿着n-型区域部分具有宏观孔部分，沟槽中填充有n-型多晶硅，并且沟槽起着存储单元的电容器的作用；和沟槽的n-型部分通过电化学蚀刻来形成。
参考附图和权利要求，通过下面的详细说明，就能更好地理解本发明。
附图中：
图1示出了用现有技术形成的包括传统掩埋条带沟槽(BST，buried straptrench)的DRAM单元的截面图；
图2示出了根据本发明形成的包括一带有多孔侧壁的掩埋条带沟槽的DRAM单元的截面图；
图3示出了根据本发明形成的包括一带有多孔侧壁的掩埋条带沟槽的另一DRAM单元的截面图；
图4、5和6示出了形成图2所示类型的多孔侧壁沟槽的各步。
图4、5和7示出了形成图3所示类型的多孔侧壁沟槽的各步。
必须指出的是上述附图是不按比例的，为了便于说明，示出的沟槽的深度比宽度大，典型地，它比图中所示的小许多。
图1示出了掩埋条带沟槽(BEST)DRAM单元10的截面图。这种DRAM单元在例如《IBM研发学报》(IBM J.RES DEVELOP Vol.39 No.1/2，January/March 1995，pp.167-187)中由E.Adler等人写的题为“IBM CMOSDRAM技术进展”(“The Volution of IBM CMOS DRAMS Technology”)的论文中有所描述，这里仅仅作为参考加以引用。
如图所示，单元10主要包括一n-通道场效应晶体管(也就是，一MOS晶体管)和一沟槽型电容器。该单元形成于由硅构成的基底的一部分之上。基底包括一n-型部分12，其掺杂程度相对低，在其内通过引入受主杂质形成一种相对轻掺杂p-型井(层)14，该p-型井包容一n-型MOS开关晶体管。该晶体管包括电流终端n-型区域16和18，两者之间被分隔开，当开关闭合时两者之间形成导电的n-型通道。正如熟悉该技术的人所知道的那样，每个区域16和18根据存储电容器是在充电还是放电时，其中电子的流动方向，交互起着晶体管的源极或漏极的作用。具体的角色取决于是将信号存储在存储电容器中还是从存储电容器中读出信号。因此，区域16和18将被描述为源极/漏极区域。控制导电的n-型通道形成的栅极是通过覆盖栅极介电层22的导电字线20来提供的，栅极介电层22在区域16和18之间的通道层之上延伸。
起着存储节点(信号电荷存储在节点当中)作用的电容器的一个极板是由导电的n-型多晶硅填充物24形成的，电容器的另一个参考极板是通过周围硅基底12来提供的。一绝缘层26隔离两个极板。层26包括一位于芯片的填充层26和p-型井14之间的相对厚的套环部分26A和一位于芯片的填充物24和基底部分12之间的相对薄的部分26B。后者起着电容器的有效介电膜的作用。填充物24的上部起着掩埋条带的作用，它提供一与n-型漏极/源极区域18的直接低电阻连接。存储阵列的位线27通过接触28提供与漏极/源极区域16的低电阻连接。各个位线(图中仅示出一个)延伸于芯片之上，它们与多个字线垂直。这种结构(称作折叠位线结构)将两个相同的线放在同一感测放大器(sense amplifier)之上，在每个单元边界上具有两条位线，其中之一是有源的(active)，并提供与下置单元(如接触28)的有源连接，而另一个与上述单元交叉并无源地(passively)提供与相邻单元的有源连接。其它单元结构，例如开式(open)或开-折式(open-folded)，也可采用。正如熟悉该技术的人知道的那样，只有在需要时才使用限制电连接的各种绝缘层。
如上所述，本发明涉及对沟槽的改进，以增加电容器中所形成的电容器有效壁表面面积，而不会增加芯片表面面积。这就涉及形成硅层中沟槽的重要部分，当进行电化等蚀刻时，它可以形成多孔。
现在参考图2和3，分别示出了本发明的存储单元40和41，它们和图1所示的存储单元10非常相似。然而，与延伸到起着图1所示单元10的存储节作用的基底区域12中的涂层26B相应的下部沟槽部分的光滑表面，在图2所示的存储单元40中，被通过许多侧向孔39A而扩大了面积的表面替代，在图3所示的存储单元41中，被延伸到基底区域12的沟槽中扩大了横截面的呈瓶状的宏观孔部分39B所替代。沟槽的深部是由所用的具体蚀刻条件确定的，这些刻蚀条件将在后面讨论。与图1所示涂层26B相应的图2和3中的涂层分别是涂层26BB和26BBB。与图1中填充物24对应的图2和3中的填充物分别是填充物24A和24AA。
为此，通常用一<100>硅基底作为起始材料，典型地其一部分具有中度的掺杂浓度，约在1016和1018施主/cm3之间，例如1017，当受到合适的电化学蚀刻时，它可以提供能适应宏观孔形成的基底区域。然而，一般地说，在这种高掺杂浓度的硅中形成所需质量的开关晶体管是不可行的。为了避免这种问题，在这种基底区域上提供一掺杂程度更轻的层，开关晶体管将形成于该层之内。这可以通过例如，首先沉积一轻度掺杂外延层(掺杂小于1015/cm3，p-型或n-型)，然后在这种层上形成约1～约2微米厚的p-型井(掺杂约为5×1015受主/cm3)，n-型MOS晶体管就形成于该层上面。另外，也可以简单地在基底区域上形成这种掺杂剂的p-型外延层，n-型通道MOS开关晶体管将形成于此层内。
为了形成具有本发明特征的电容器，首先形成图4所示类型的一芯片，它包括一相对重度掺杂<100>n-型基底部分41和一更轻度掺杂覆盖层42，典型地为一外延p-型层。另外，典型地，用浅沟槽隔离技术为存储阵列中每个单元勾划出(delineate)单元边界。为了简化图形，假设已完成了这一步，图2和3中所示芯片部分代表芯片的单个单元部分。
在这种单元部分中，必须刻划为存储电容器所保留的表面部分。为此，通过传统的光刻技术，准备了一掩模44，它刻划出被沟槽所使用的表面积(如图4所示)。典型地，掩模可以为硅的氮化物或一种光致抗蚀剂。然后，通过传统的RIE，蚀刻一沟槽部分43，它完全穿透外延p-型层42，并延伸到n-型基底41中。接着，通常需要在该初始沟槽部分43的侧壁上提供一涂层46，以防止其在后续用于加深沟槽的电化学蚀刻过程中被蚀刻，因为，人们希望将宏观孔限制在n-型基底的壁表面上。典型地，这是通过在沟槽壁(包括底部)上形成涂层46，然后通过合适的工艺(如RIE或离子研磨(ion milling))从沟槽的底部有选择地除去它，留下图5所示的结构。典型地，涂层46的材料可能为硅的氮化物，它涂覆在硅芯片将要暴露于电化学蚀刻的所有表面上，以保护这些表面。有时，选择合适的电化学蚀刻条件可以不需要这种涂层。
接着，用电化学蚀刻使沟槽延伸至更重度掺杂基底中，从而，形成一加深的宏观孔部分，它大大增加了这种部分的有效表面积。
蚀刻可以用任何合适的蚀刻装置来进行，这些装置可以用来允许照明硅芯片的背面，同时，蚀刻从芯片的前面开始。
蚀刻所用电解质可以包括氢氟酸水深液，其氟化物的重量百分比约为4％，尽管干重在1％-50％之间都可行。对硅基底施加相对于电解质3V的正偏压。对p-型外延层42最好施加相对于电解质0.5V的负偏压，以防止它溶解(如以前在德国专利申请中介绍的那样)。蚀刻最好是在室温下进行，例如，10-60分钟。
操作条件的选择决定着蚀刻的结果。单元中产生的电流越大，以及照明程度越高，则蚀刻的腐蚀性越强，越会产生图3和图6所示类型的包括加深的瓶状宏观孔部分39B的沟槽。较小的蚀刻腐蚀性可以提供图2和图7所示类型的沟槽。
发明背景中引用的Lehmann的论文表明，最好在蚀刻区域产生孔。为此，在蚀刻时，最好照明芯片的背侧。另外，也可以增加作用到芯片上的偏压，直至达到击穿场强。可以调节蚀刻剂成分、偏压和照明，从而，或者产生如图2所示的实施例中的蚀刻孔，这些孔任意延伸到基底中，它们带有明显的侧向透穿(孔39A)；或者产生一大的瓶状宏观孔部分(如图3所示)。最好继续该工艺直至得到至少几个微米长的孔39A。
接着，仍必须用起着电容器极板作用的导电多晶硅填充沟槽(电容器极板将存储信号电荷)。然而，在此之前，必须提供起电容器介电层作用的介电涂层。
这可以通过用以提供这种介电层的任何已知方法来实现。介电层通常是硅的氧化物、硅的氮化物和硅的氧化物的叠层，通常称为ONO层，它可以通过连续进行已知的气相沉积来形成。这种层的介电常数可以为6。
为了完成电容器，还需要用导电多晶硅来填充沟槽。可以用各种熟知的方法来填充沟槽，以获得图2和图3所示的沟槽结构。
最好，填充物是n-型掺杂硅，以便于在填充物和开关晶体管的合适n-型漏极/源极之间提供一低电阻连接。各种条带的设计(strap arrangement)在上述IBM论文中作了描述，它可以用来提供所需的低电阻连接。最感兴趣的是IBM论文中所介绍的用于掩埋条带沟槽(BEST)DRAM单元的技术，如本申请中的图1所示。
必须知道的是所描述的具体实施例仅是为了示出本发明的一般原理，熟悉该技术的人在不离开本发明的基本精神的前提下，可以设计其它实施例。具体地说，场效应开关晶体管可以形成为一垂直晶体管。另外，当沟槽是接近开关电容器而不是形成于开关电容器下面的时候，沟槽电容器既可以形成于开关晶体管之前，又可以形成于其后，如图2中的存储单元40或图3中的存储单元41所示。
Claims (9)
1.一种动态随机存取存储器单元，包括：
一基底，它包括一n-型部分和一覆盖上述n-型部分的更轻度掺杂层，n-型部分中施主浓度在1016/cm3至1018/cm3之间；
一场效应晶体管，其通道和电流终端区域位于轻度掺杂层内；和
一存储电容器，它包括一穿过轻度掺杂层进入n-型基底的介电隔离垂直槽，所述槽具有沿轻度掺杂部分的相对光滑的侧壁，该槽还具有在n-型部分之内的扩大了表面积的宏观孔部分，沟槽中填充有n-型多晶硅。
2.根据权利要求1所述的动态随机存取存储器单元，还包括位于多晶硅填充物和各电流终端区域之一之间的低电阻连接。
3.根据权利要求1所述的动态随机存取存储器单元，其中，轻度掺杂层是p-型，场效应晶体管是一n-通道晶体管。
4.根据权利要求3所述的动态随机存取存储器单元，其中，沟槽的多晶硅填充物和基底之间的介电隔离是由硅的氧化物、硅的氮化物和硅的氧化物这三层来提供的。
5.根据权利要求3所述的动态随机存取存储器单元，其中，宏观孔部分的孔直径为0.1微米，其长度在1.0～10.0微米之间。
6.根据权利要求1所述的动态随机存取存储器单元，其中，沟槽的光滑侧壁部分是通过各向异性反应离子蚀刻形成的，宏观孔部分是通过带照明的电化学蚀刻来形成的。
7.一种在硅基底上形成动态随机存取存储器单元的方法，包括以下步骤：
在施主浓度为1016/cm3～1018/cm3之间的n-型区域上形成一更轻度掺杂层；
在该更轻度掺杂层上形成一场效应晶体管；和
形成一介电隔离垂直槽，它延伸穿过所述更轻度掺杂层进入n-型区域，所述槽在轻度掺杂层具有相对光滑的侧壁，而沿着n-型区域部分具有宏观孔部分，沟槽中填充有n-型多晶硅，并且沟槽起着存储单元的电容器的作用；和
沟槽的n-型部分通过电化学蚀刻来形成。
8.根据权利要求7所述的方法，其中，沟槽的相对光滑侧壁部分的浅部是通过反应离子蚀刻来形成的，深宏观部分是通过电化学蚀刻而形成的。
9.根据权利要求8所述的方法，其中，电化学蚀刻是在氢氟酸水溶液槽中进行的，轻度掺杂层对面的硅芯片表面被照明。
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