CN116705925A - 一种正装高压led芯片及其制备方法 - Google Patents
一种正装高压led芯片及其制备方法 Download PDFInfo
- Publication number
- CN116705925A CN116705925A CN202310988224.7A CN202310988224A CN116705925A CN 116705925 A CN116705925 A CN 116705925A CN 202310988224 A CN202310988224 A CN 202310988224A CN 116705925 A CN116705925 A CN 116705925A
- Authority
- CN
- China
- Prior art keywords
- substrate
- layer
- pattern
- metal electrode
- photoetching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000000463 material Substances 0.000 claims abstract description 65
- 238000001259 photo etching Methods 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 230000000903 blocking effect Effects 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000001704 evaporation Methods 0.000 claims abstract description 14
- 238000001039 wet etching Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 45
- 238000004140 cleaning Methods 0.000 claims description 20
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 18
- 238000001459 lithography Methods 0.000 claims description 18
- 238000000206 photolithography Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 177
- 230000008569 process Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000003749 cleanliness Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
- H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
本发明公开了一种正装高压LED芯片及其制备方法，该制备方法包括：在外延片的表面制作电流阻挡层，按照第一预设图形对电流阻挡层进行光刻，形成基片；在基片上制作透明导电层，在透明导电层的表面光刻形成第二预设图形；在第二预设图形的表面进行Mesa光刻，按照第三预设图形对基片进行刻蚀，并对透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶；按照第四预设图形在基片上光刻金属电极图形，按照金属电极图形蒸镀金属电极；在基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片。本发明解决了现有技术中正装高压LED芯片技术路线中光刻次数多，工序复杂，导致了芯片的产出效率较低的技术问题。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种正装高压LED芯片及其制备方法。
背景技术
高压(HV)LED芯片是在LED芯片制备段将多颗芯片串联发光，减少下游封装厂焊线次数，提高其生产效率并节约成本，且封装体的可靠性随着焊线次数的减少有所提升。
目前国内外主流LED芯片生产厂家采用的技术路线为6道光刻(mask)：分别为Mesa光刻、ISO深刻蚀光刻(Isolation)、CBL(Current barrier layer)光刻、ITO光刻、PN金属光刻、SiO2光刻。
现有正装高压LED芯片技术路线光刻次数多，工序复杂，产出效率低；随着LED行业竞争加剧，成本控制变得越来越重要，需要减少制备成本、加快产出效率。
发明内容
针对现有技术的不足，本发明的目的在于提供一种正装高压LED芯片及其制备方法，旨在解决现有技术中正装高压LED芯片技术路线中光刻次数多，工序复杂，导致了芯片的产出效率较低的技术问题。
本发明的第一方面在于提供一种正装高压LED芯片的制备方法，所述制备方法包括：
提供一外延片；
在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片；
在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形；
在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶；
按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极；
在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片。
根据上述技术方案的一方面，在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片的步骤，包括：
对外延片进行清洁处理；
在所述外延片的表面沉积第一预设厚度的第一材料，形成电流阻挡层；
按照第一预设图形，对所述电流阻挡层进行光刻；
腐蚀去除所述第一预设图形以外的所述第一材料；
去除光刻胶并进行清洗，得到基片。
根据上述技术方案的一方面，所述第一预设厚度为360nm-400nm，所述第一材料为SiO2。
根据上述技术方案的一方面，在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形的步骤，包括：
在所述基片的表面溅射第二预设厚度的第二材料，形成透明导电层；
在所述基片的表面进行光刻，形成第二预设图形；
并对所述基片进行烘烤；
其中，烘烤温度为110℃-170℃。
根据上述技术方案的一方面，所述第二预设厚度为25nm-110nm，所述第二材料为ITO。
根据上述技术方案的一方面，在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶的步骤，包括：
在所述第二预设图形的表面进行Mesa光刻；
按照第三预设图形对所述基片进行深刻蚀，以暴露出所述外延片的N型半导体层；
对所述透明导电层进行湿法刻蚀，暴露出形成于所述N型半导体层表面的Mesa台阶；
去除光刻胶并进行清洗；
其中，对基片进行深刻蚀后的裸露部分的刻蚀深度为5.5μm-6μm，有ISO光刻胶但无Mesa光刻胶覆盖部分的刻蚀深度为1μm-1.2μm，ISO光刻胶及Mesa光刻胶均覆盖部分的表面未刻蚀，所述透明导电层的边缘被过刻至距离Mesa台阶的3μm-5μm处。
根据上述技术方案的一方面，按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极的步骤，包括：
按照第四预设图形在所述基片的表面进行光刻，形成金属电极图形；
按照所述金属电极图形，在N型半导体层与P型半导体层上分别蒸镀N型金属电极与P型金属电极；
剥离所述金属电极图形以外的金属电极材料；
去除光刻胶并进行清洗；
其中，所述N型金属电极与P型金属电极的厚度均为2μm-3μm。
根据上述技术方案的一方面，在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片的步骤，包括：
在所述基片的表面沉积第三预设厚度的第三材料，形成绝缘层；
对所述绝缘层进行光刻，形成第五预设图形；
按照所述第五预设图形，对所述绝缘层进行光刻，刻蚀去除所述第五预设图形以外的第三材料；
去除光刻胶并进行清洗；
其中，所述第三预设厚度为80nm-120nm，所述第三材料为SiO2。
本发明的第二方面在于提供一种正装高压LED芯片，所述LED芯片由上述技术方案当中所述的制备方法制得，所述LED芯片包括：
衬底，层叠于所述衬底之上的外延片以及电极结构；
所述外延片包括层叠设置的N型半导体层、量子阱层以及P型半导体层；还包括
设于所述P型半导体层上的电流阻挡层，以及设于所述P型半导体层上且将所述电流阻挡层覆盖的透明导电层；
所述电极结构包括设于所述透明导电层上的P型金属电极以及设于所述N型半导体层上的N型金属电极。
根据上述技术方案的一方面，所述电流阻挡层的第一预设厚度为360nm-400nm，用于形成所述电流阻挡层的第一材料为SiO2；
所述透明导电层的第二预设厚度为25nm-110nm，用于形成所述透明导电层的第二材料为ITO；
所述绝缘层的第三预设厚度为80nm-120nm，用于形成所述绝缘层的第三材料为SiO2。
与现有技术相比，采用本发明所示的正装高压LED芯片及其制备方法，有益效果在于：
减少了一次光刻、一次刻蚀、两次去胶制程，缩短了正装高压LED芯片的制程周期，同时降低了芯片的制造成本。
附图说明
本发明的上述与/或附加的方面与优点从结合下面附图对实施例的描述中将变得明显与容易理解，其中：
图1为本发明一实施例当中所示正装高压LED芯片的制备方法的流程示意图；
图2为本发明一实施例当中所示正装高压LED芯片上光刻第一预设图形后的结构示意图；
图3为本发明一实施例当中所示正装高压LED芯片上光刻第二预设图形后的结构示意图；
图4为本发明一实施例当中所示正装高压LED芯片上光刻第三预设图形后的结构示意图；
图5为本发明一实施例当中所示正装高压LED芯片上光刻第四预设图形后的结构示意图；
图6为本发明一实施例当中所示正装高压LED芯片上光刻第五预设图形后的结构示意图。
具体实施方式
为使本发明的目的、特征与优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明的第一方面在于提供一种正装高压LED芯片的制备方法，所述制备方法包括：
提供一外延片；
在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片；
在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形；
在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶；
按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极；
在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片。
进一步的，在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片的步骤，包括：
对外延片进行清洁处理；
在所述外延片的表面沉积第一预设厚度的第一材料，形成电流阻挡层；
按照第一预设图形，对所述电流阻挡层进行光刻；
腐蚀去除所述第一预设图形以外的所述第一材料；
去除光刻胶并进行清洗，得到基片。
进一步的，所述第一预设厚度为360nm-400nm，所述第一材料为SiO2。
进一步的，在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形的步骤，包括：
在所述基片的表面溅射第二预设厚度的第二材料，形成透明导电层；
在所述基片的表面进行光刻，形成第二预设图形；
并对所述基片进行烘烤；
其中，烘烤温度为110℃-170℃。
进一步的，所述第二预设厚度为25nm-110nm，所述第二材料为ITO。
进一步的，在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶的步骤，包括：
在所述第二预设图形的表面进行Mesa光刻；
按照第三预设图形对所述基片进行深刻蚀，以暴露出所述外延片的N型半导体层；
对所述透明导电层进行湿法刻蚀，暴露出形成于所述N型半导体层表面的Mesa台阶；
去除光刻胶并进行清洗；
其中，对基片进行深刻蚀后的裸露部分的刻蚀深度为5.5μm-6μm，有ISO光刻胶但无Mesa光刻胶覆盖部分的刻蚀深度为1μm-1.2μm，ISO光刻胶及Mesa光刻胶均覆盖部分的表面未刻蚀，所述透明导电层的边缘被过刻至距离Mesa台阶的3μm-5μm处。
进一步的，按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极的步骤，包括：
按照第四预设图形在所述基片的表面进行光刻，形成金属电极图形；
按照所述金属电极图形，在N型半导体层与P型半导体层上分别蒸镀N型金属电极与P型金属电极；
剥离所述金属电极图形以外的金属电极材料；
去除光刻胶并进行清洗；
其中，所述N型金属电极与P型金属电极的厚度均为2μm-3μm。
进一步的，在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片的步骤，包括：
在所述基片的表面沉积第三预设厚度的第三材料，形成绝缘层；
对所述绝缘层进行光刻，形成第五预设图形；
按照所述第五预设图形，对所述绝缘层进行光刻，刻蚀去除所述第五预设图形以外的第三材料；
去除光刻胶并进行清洗；
其中，所述第三预设厚度为80nm-120nm，所述第三材料为SiO2。
本发明的第二方面在于提供一种正装高压LED芯片，所述LED芯片由上述技术方案但这个所述的制备方法制得，所述LED芯片包括：
衬底，层叠于所述衬底之上的外延片以及电极结构；
所述外延片包括层叠设置的N型半导体层、量子阱层以及P型半导体层；还包括
设于所述P型半导体层上的电流阻挡层，以及设于所述P型半导体层上且将所述电流阻挡层覆盖的透明导电层；
所述电极结构包括设于所述透明导电层上的P型金属电极以及设于所述N型半导体层上的N型金属电极。
进一步的，所述电流阻挡层的第一预设厚度为360nm-400nm，用于形成所述电流阻挡层的第一材料为SiO2；
所述透明导电层的第二预设厚度为25nm-110nm，用于形成所述透明导电层的第二材料为ITO；
所述绝缘层的第三预设厚度为80nm-120nm，用于形成所述绝缘层的第三材料为SiO2。
与现有技术相比，采用本发明所示的正装高压LED芯片的制备方法，有益效果在于：
本发明当中所示的正装高压LED芯片的制备方法，通过对工艺路线进行改进，改进后的制备方法相较于传统正装高压LED芯片的制备方法，在流程上至少减少了一次光刻、一次ICP刻蚀与两次去胶制程，大大缩短了正装高压LED芯片的制程周期，同时降低了芯片制造成本，因此，本发明所示技术方案能够解决现有技术中工序复杂，成本高、效率低的问题。
实施例一
请参阅图1，本发明的第一实施例提供了一种正装高压LED芯片的制备方法，本实施例当中所示的制备方法，包括步骤S1-S6：
步骤S1，提供一外延片。
其中，外延片包括层叠设置的N型半导体层、量子阱层以及P型半导体层，该外延片层叠于衬底之上，外延片通过N型半导体层与衬底接触，从而通过衬底实现对外延片的承载。
其中，在本实施例当中，衬底为蓝宝石衬底，即Al2O3衬底。
步骤S2，在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片。
在本实施例当中，如图2所示，在所述外延片的表面制作电流阻挡层，按照第一预设图形A对所述电流阻挡层进行光刻，形成基片的步骤，包括步骤S21-S25：
步骤S21，对外延片进行清洁处理。
其中，对外延片进行清洁处理包括将外延片置于去离子水中进行冲洗、浸泡，去除附着于外延片表面的杂质，从而得到洁净度更高的外延片。
步骤S22，在所述外延片的表面沉积第一预设厚度的第一材料，形成电流阻挡层。
其中，第一材料为SiO2，即二氧化硅，其绝缘性较佳，在外延片的表面沉淀剂第一预设厚度的SiO2，得到用于阻挡电子通过的电流阻挡层。
更为具体的，在本实施例当中，第一材料的第一预设厚度为360nm，即在外延片中P型半导体层的表面沉积厚度为360nm的SiO2材料，得到层叠于P型半导体层表面的电流阻挡层。
步骤S23，按照第一预设图形，对所述电流阻挡层进行光刻。
步骤S24，腐蚀去除所述第一预设图形以外的所述第一材料。
其中，在形成电流阻挡层之后，对电流阻挡层进行光刻，形成第一预设图形，以第一预设图形为掩模板，腐蚀去除第一预设图形以外的第一材料，即去除至少部分的SiO2材料，从而得到目标形态的电流阻挡层。
步骤S25，去除光刻胶并进行清洗，得到基片。
具体而言，在得到目标形态的电流阻挡层之后，去除残留于电流阻挡层表面的光刻胶，从而能够有效提升电流阻挡层的洁净度，便于后期在电流阻挡层的表面制作LED芯片的其它功能层，得到本实施例当中所示的基片。
步骤S3，在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形。
在本实施例当中，如图3所示，在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形B的步骤，包括步骤S31-S33：
步骤S31，在所述基片的表面溅射第二预设厚度的第二材料，形成透明导电层。
其中，在基片的表面溅射第二预设厚度的第二材料，即在P型半导体层的表面与电流阻挡层的表面分别溅射第二材料，形成具有透明、导电特性的透明导电层。
需要说明的是，第二预设厚度为P型半导体层的表面至透明导电层远离P型半导体层一侧表面的厚度，透明导电层层叠于P型半导体层之上且将电流阻挡层覆盖，则层叠于电流阻挡层之上的第二材料相较于层叠于P型半导体层之上的第二材料更少。
在本实施例当中，第二材料为ITO，即氧化铟锡，其透明性较佳且具有良好的导线性能，在P型半导体层与电流阻挡层之上沉积第二预设厚度的ITO，得到用于出光以及导电的透明导电层。
更为具体的，在本实施例当中，第二材料的第二预设厚度为70nm，即在外延片中P型半导体层的表面沉积厚度为70nm的SiO2以将电流阻挡层覆盖，得到层叠于P型半导体层与电流阻挡层表面的透明导电层，该透明导电层层叠于P型半导体层上且将电流阻挡层覆盖。
步骤S32，在所述基片的表面进行光刻，形成第二预设图形。
其中，在P型半导体层与电流阻挡层之上形成透明导电层之后，对基片进行光刻，实际就是对透明导电层进行光刻，以在透明导电层的表面光刻形成第二预设图形。
步骤S33，并对所述基片进行烘烤。
其中，对基片进行烘烤时，烘烤温度为140℃。
步骤S4，在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶。
在本实施例当中，如图4所示，在所述第二预设图形B的表面进行Mesa光刻，按照第三预设图形C对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶的步骤，包括步骤S41-S44：
步骤S41，在所述第二预设图形的表面进行Mesa光刻。
步骤S42，按照第三预设图形对所述基片进行深刻蚀，以暴露出所述外延片的N型半导体层；
步骤S43，对所述透明导电层进行湿法刻蚀，暴露出形成于所述N型半导体层表面的Mesa台阶；
步骤S44，去除光刻胶并进行清洗；
其中，对基片进行深刻蚀后的裸露部分的刻蚀深度为5.8μm，有ISO光刻胶但无Mesa光刻胶覆盖部分的刻蚀深度为1.1μm，ISO光刻胶及Mesa光刻胶均覆盖部分的表面未刻蚀，所述透明导电层的边缘被过刻至距离Mesa台阶的4μm处。
步骤S5，按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极。
在本实施例当中，如图5所示，按照第四预设图形D在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极的步骤，包括步骤S51-S54：
步骤S51，按照第四预设图形在所述基片的表面进行光刻，形成金属电极图形。
步骤S52，按照所述金属电极图形，在N型半导体层与P型半导体层上分别蒸镀N型金属电极与P型金属电极。
步骤S53，剥离所述金属电极图形以外的金属电极材料。
步骤S54，去除光刻胶并进行清洗。
其中，所述N型金属电极与P型金属电极的厚度均为2.5μm。
步骤S6，在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片。
在本实施例当中，如图6所示，在所述基片上制作绝缘层，按照第五预设图形E光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片的步骤，包括步骤S61-S64：
步骤S61，在所述基片的表面沉积第三预设厚度的第三材料，形成绝缘层。
步骤S62，对所述绝缘层进行光刻，形成第五预设图形。
步骤S63，按照所述第五预设图形，对所述绝缘层进行光刻，刻蚀去除所述第五预设图形以外的第三材料。
步骤S64，去除光刻胶并进行清洗。
在本实施例当中，第三材料为SiO2，即二氧化硅，其中SiO2中的Si原子具有良好的绝缘性能，通过在基片的表面沉积第三预设厚度的SiO2，得到具有良好绝缘性能的绝缘层。
更为具体的，在本实施例当中，第三材料的第三预设厚度为100nm，即在基片的表面沉积厚度为100nm的SiO2以将基片覆盖，得到层叠于LED芯片表面的绝缘层。
其中，传统的正装高压LED芯片工艺路线为：Mesa光刻→ICP刻蚀→去胶→ISO光刻→ICP深刻蚀→去胶→CBL沉积→光刻→刻蚀→去胶→ITO沉积→光刻→刻蚀→去胶→PAD光刻→蒸镀→剥离→去胶…。
根据本实施例当中所示的技术方案可知，本实施例当中通过对LED芯片的制备工艺路线进行改进，改进后工艺路线为：CBL沉积→光刻→刻蚀→去胶→ITO沉积→Mesa光刻→ISO光刻→ICP深刻蚀→ITO刻蚀→去胶→PAD光刻→蒸镀→剥离→去胶…。
综上可知，本实施例当中所示高效正装LED芯片的制备方法，相较于传统技术中正装高压LED芯片的制备，其在工艺上至少减少了一次光刻、一次ICP刻蚀与两次去胶制程，大大缩短了正装高压LED芯片的制程周期，同时降低了芯片制造成本，因此，本实施例所示技术方案能够解决现有技术中工序复杂，成本高、效率低的问题。
本实施例当中所示的制备方法，所制得的高效正装LED芯片，其包括：
衬底，层叠于所述衬底之上的外延片以及电极结构；
所述外延片包括层叠设置的N型半导体层、量子阱层以及P型半导体层；还包括
设于所述P型半导体层上的电流阻挡层，以及设于所述P型半导体层上且将所述电流阻挡层覆盖的透明导电层；
所述电极结构包括设于所述透明导电层上的P型金属电极以及设于所述N型半导体层上的N型金属电极。
在本实施例当中，所述电流阻挡层的第一预设厚度为360，用于形成所述电流阻挡层的第一材料为SiO2；
所述透明导电层的第二预设厚度为70nm，用于形成所述透明导电层的第二材料为ITO；
所述绝缘层的第三预设厚度为100nm，用于形成所述绝缘层的第三材料为SiO2。
综上可知，本实施例当中所示的正装高压LED芯片的制备方法，通过对工艺路线进行改进，改进后的制备方法相较于传统正装高压LED芯片的制备方法，在流程上至少减少了一次光刻、一次ICP刻蚀与两次去胶制程，大大缩短了正装高压LED芯片的制程周期，同时降低了芯片制造成本，因此，本实施例所示技术方案能够解决现有技术中工序复杂，成本高、效率低的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体与详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形与改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种正装高压LED芯片的制备方法，其特征在于，所述制备方法包括：
提供一外延片；
在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片；
在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形；
在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶；
按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极；
在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片。
2.根据权利要求1所述的正装高压LED芯片的制备方法，其特征在于，在所述外延片的表面制作电流阻挡层，按照第一预设图形对所述电流阻挡层进行光刻，形成基片的步骤，包括：
对外延片进行清洁处理；
在所述外延片的表面沉积第一预设厚度的第一材料，形成电流阻挡层；
按照第一预设图形，对所述电流阻挡层进行光刻；
腐蚀去除所述第一预设图形以外的所述第一材料；
去除光刻胶并进行清洗，得到基片。
3.根据权利要求2所述的正装高压LED芯片的制备方法，其特征在于，所述第一预设厚度为360nm-400nm，所述第一材料为SiO2。
4.根据权利要求1所述的正装高压LED芯片的制备方法，其特征在于，在所述基片上制作透明导电层，在所述透明导电层的表面光刻形成第二预设图形的步骤，包括：
在所述基片的表面溅射第二预设厚度的第二材料，形成透明导电层；
在所述基片的表面进行光刻，形成第二预设图形；
并对所述基片进行烘烤；
其中，烘烤温度为110℃-170℃。
5.根据权利要求4所述的正装高压LED芯片的制备方法，其特征在于，所述第二预设厚度为25nm-110nm，所述第二材料为ITO。
6.根据权利要求1所述的正装高压LED芯片的制备方法，其特征在于，在所述第二预设图形的表面进行Mesa光刻，按照第三预设图形对所述基片进行刻蚀，并对所述透明导电层进行湿法腐蚀以暴露出形成于N型半导体层表面的Mesa台阶的步骤，包括：
在所述第二预设图形的表面进行Mesa光刻；
按照第三预设图形对所述基片进行深刻蚀，以暴露出所述外延片的N型半导体层；
对所述透明导电层进行湿法刻蚀，暴露出形成于所述N型半导体层表面的Mesa台阶；
去除光刻胶并进行清洗；
其中，对基片进行深刻蚀后的裸露部分的刻蚀深度为5.5μm-6μm，有ISO光刻胶但无Mesa光刻胶覆盖部分的刻蚀深度为1μm-1.2μm，ISO光刻胶及Mesa光刻胶均覆盖部分的表面未刻蚀，所述透明导电层的边缘被过刻至距离Mesa台阶的3μm-5μm处。
7.根据权利要求1所述的正装高压LED芯片的制备方法，其特征在于，按照第四预设图形在所述基片上光刻金属电极图形，按照所述金属电极图形蒸镀金属电极的步骤，包括：
按照第四预设图形在所述基片的表面进行光刻，形成金属电极图形；
按照所述金属电极图形，在N型半导体层与P型半导体层上分别蒸镀N型金属电极与P型金属电极；
剥离所述金属电极图形以外的金属电极材料；
去除光刻胶并进行清洗；
其中，所述N型金属电极与P型金属电极的厚度均为2μm-3μm。
8.根据权利要求1所述的正装高压LED芯片的制备方法，其特征在于，在所述基片上制作绝缘层，按照第五预设图形光刻与刻蚀去除部分的绝缘层材料，形成高压LED芯片的步骤，包括：
在所述基片的表面沉积第三预设厚度的第三材料，形成绝缘层；
对所述绝缘层进行光刻，形成第五预设图形；
按照所述第五预设图形，对所述绝缘层进行光刻，刻蚀去除所述第五预设图形以外的第三材料；
去除光刻胶并进行清洗；
其中，所述第三预设厚度为80nm-120nm，所述第三材料为SiO2。
9.一种正装高压LED芯片，其特征在于，所述LED芯片由权利要求1-8任一项所述的制备方法制得，所述LED芯片包括：
衬底，层叠于所述衬底之上的外延片以及电极结构；
所述外延片包括层叠设置的N型半导体层、量子阱层以及P型半导体层；还包括
设于所述P型半导体层上的电流阻挡层，以及设于所述P型半导体层上且将所述电流阻挡层覆盖的透明导电层；
所述电极结构包括设于所述透明导电层上的P型金属电极以及设于所述N型半导体层上的N型金属电极。
10.根据权利要求9所述的正装高压LED芯片，其特征在于，所述电流阻挡层的第一预设厚度为360nm-400nm，用于形成所述电流阻挡层的第一材料为SiO2；
所述透明导电层的第二预设厚度为25nm-110nm，用于形成所述透明导电层的第二材料为ITO；
所述绝缘层的第三预设厚度为80nm-120nm，用于形成所述绝缘层的第三材料为SiO2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310988224.7A CN116705925A (zh) | 2023-08-08 | 2023-08-08 | 一种正装高压led芯片及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310988224.7A CN116705925A (zh) | 2023-08-08 | 2023-08-08 | 一种正装高压led芯片及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116705925A true CN116705925A (zh) | 2023-09-05 |
Family
ID=87841871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310988224.7A Pending CN116705925A (zh) | 2023-08-08 | 2023-08-08 | 一种正装高压led芯片及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116705925A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107170856A (zh) * | 2017-04-25 | 2017-09-15 | 淮安澳洋顺昌光电技术有限公司 | 倒装高压led芯片的制备方法 |
| CN107611235A (zh) * | 2017-08-29 | 2018-01-19 | 合肥彩虹蓝光科技有限公司 | 一种提升高压led芯片发光效率的方法 |
| CN108807607A (zh) * | 2017-04-27 | 2018-11-13 | 合肥彩虹蓝光科技有限公司 | 一种高光效高压led芯片的制造方法 |
| CN115513343A (zh) * | 2022-09-27 | 2022-12-23 | 厦门乾照光电股份有限公司 | 一种led芯片的制备方法 |
| CN115763649A (zh) * | 2022-11-30 | 2023-03-07 | 厦门乾照光电股份有限公司 | 一种微发光元件及其制备方法 |
| CN116031337A (zh) * | 2022-12-29 | 2023-04-28 | 福建兆元光电有限公司 | 一种led倒装芯片的制造方法 |
| CN116072783A (zh) * | 2023-02-15 | 2023-05-05 | 江西乾照光电有限公司 | 电流阻挡层及其制备方法、led芯片 |
-
2023
- 2023-08-08 CN CN202310988224.7A patent/CN116705925A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107170856A (zh) * | 2017-04-25 | 2017-09-15 | 淮安澳洋顺昌光电技术有限公司 | 倒装高压led芯片的制备方法 |
| CN108807607A (zh) * | 2017-04-27 | 2018-11-13 | 合肥彩虹蓝光科技有限公司 | 一种高光效高压led芯片的制造方法 |
| CN107611235A (zh) * | 2017-08-29 | 2018-01-19 | 合肥彩虹蓝光科技有限公司 | 一种提升高压led芯片发光效率的方法 |
| CN115513343A (zh) * | 2022-09-27 | 2022-12-23 | 厦门乾照光电股份有限公司 | 一种led芯片的制备方法 |
| CN115763649A (zh) * | 2022-11-30 | 2023-03-07 | 厦门乾照光电股份有限公司 | 一种微发光元件及其制备方法 |
| CN116031337A (zh) * | 2022-12-29 | 2023-04-28 | 福建兆元光电有限公司 | 一种led倒装芯片的制造方法 |
| CN116072783A (zh) * | 2023-02-15 | 2023-05-05 | 江西乾照光电有限公司 | 电流阻挡层及其制备方法、led芯片 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100585885C (zh) | 蓝宝石衬底粗糙化的发光二极管及其制造方法 | |
| US9236505B2 (en) | Solar cell and method for manufacturing the same | |
| CN102916028B (zh) | 发光二极管阵列及其制造方法 | |
| CN106784192B (zh) | 一种发光二极管芯片及其制作方法 | |
| CN108172673B (zh) | 用于led倒装芯片的分布式布拉格反射镜图形的制作方法和结构 | |
| KR20110006652A (ko) | 양면 패시베이션을 갖는 반도체 발광 소자 | |
| CN107464868A (zh) | 一种高压led芯片的制备方法 | |
| CN112467005A (zh) | 一种多复合层图形化蓝宝石衬底的制备方法 | |
| CN104319326B (zh) | 一种发光二极管的制造方法 | |
| CN106058003A (zh) | 一种提升led芯片亮度的方法 | |
| CN116705925A (zh) | 一种正装高压led芯片及其制备方法 | |
| TW201703124A (zh) | 用於半導體元件之有效雙金屬觸點形成 | |
| CN209747453U (zh) | 一种半导体器件 | |
| CN116387428B (zh) | 一种led芯片制备方法 | |
| CN116960252A (zh) | 一种led芯片及其制备方法 | |
| CN105244420B (zh) | GaN基发光二极管的制作方法 | |
| CN103840073B (zh) | 倒装发光二极管器件及其制造方法 | |
| JP4284722B2 (ja) | 半導体発光素子の製造方法 | |
| CN207338422U (zh) | 一种正装结构的led芯片 | |
| CN116759494A (zh) | 一种正装高压led芯片及其制备方法 | |
| CN109037413B (zh) | 金属掺杂ito透明导电薄膜紫外led芯片及其制备方法 | |
| TW201513397A (zh) | 發光二極體之製造方法 | |
| CN116344708B (zh) | 一种基于自对准工艺的Micro-LED器件制作方法 | |
| CN115241365B (zh) | 一种超导量子比特芯片及其制备方法与量子计算机 | |
| CN215377431U (zh) | 一种发光二极管芯片结构及发光二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |