CN116705756B - 一种晶圆集成系统基板及直流压降优化方法 - Google Patents
一种晶圆集成系统基板及直流压降优化方法 Download PDFInfo
- Publication number
- CN116705756B CN116705756B CN202310966818.8A CN202310966818A CN116705756B CN 116705756 B CN116705756 B CN 116705756B CN 202310966818 A CN202310966818 A CN 202310966818A CN 116705756 B CN116705756 B CN 116705756B
- Authority
- CN
- China
- Prior art keywords
- vcc
- layer
- gnd
- wafer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000005457 optimization Methods 0.000 title abstract description 13
- 238000009826 distribution Methods 0.000 claims abstract description 88
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 67
- 235000012239 silicon dioxide Nutrition 0.000 claims description 31
- 239000000377 silicon dioxide Substances 0.000 claims description 31
- 238000010586 diagram Methods 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 10
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 9
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 9
- 238000013461 design Methods 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000002184 metal Substances 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 20
- 230000008569 process Effects 0.000 description 16
- 239000010949 copper Substances 0.000 description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000007771 core particle Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000004422 calculation algorithm Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种晶圆集成系统基板及直流压降优化方法，包括：晶圆基板与配电板；晶圆基板内设置有若干GND硅通孔和VCC硅通孔；晶圆基板内还设置有VCC网格层；配电板的上表面设置有若干GND焊盘和VCC焊盘；配电板内设置有VCC网络层，VCC网络层上设置有若干无铜区域；GND焊盘与晶圆基板中的GND硅通孔一一对应；VCC焊盘与晶圆基板中的VCC硅通孔一一对应；通过调整若干无铜区域的分布改变配电板中VCC网络层的电压分布，进而补偿晶圆基板中VCC网格层的直流压降。本发明解决了晶圆基板设计中直流压降大的难题，为晶圆集成系统的设计、制造提供了技术支撑。
Description
技术领域
本发明涉及硅基板重布线层设计和印制电路板设计领域，尤其涉及一种晶圆集成系统基板及直流压降优化方法。
背景技术
摩尔定律对二十世纪后半叶的世界经济增长做出了贡献，并驱动了一系列科技创新、社会改革、生产效率的提高和经济增长。个人电脑、因特网、智能手机等技术改善和创新都离不开摩尔定律的延续。然而，近些年来，微纳加工线宽已达到2nm甚至更小尺寸，摩尔定律已逐渐失效，工艺进步对计算性能的提升明显放缓，而万物互联的数据量却在指数级爆炸式增长，数据规模和计算能力的“剪刀差”鸿沟越来越大，集成电路正在迎来“后摩尔时代”的技术与产业重大变革期。
软件定义晶上系统(简称：SOW)正是针对摩尔定律已存在不可延续的难题而提出来的，SOW所使用的基板为整张半导体晶圆，如2至12英寸硅晶圆，晶圆不划片，使用后道再布线层(RDL)工艺进行布线，采用半导体工艺根据系统功能制备有源器件，如开关、运算放大器、ADC、逻辑单元电路等，也可根据系统应用需求不制备器件，仅使用RDL布线，并使用整张晶圆替代传统基板，所有功能电路和有源单元均在晶圆上集成。SOW贯穿到集成电路设计、加工和封装的全流程，融合预制件组装和晶圆集成等先进理念，借助晶圆级互连的高带宽、低延迟、低功耗等显著优势，可以实现单一晶圆上集成成千上万的传感、射频、计算、存储、通信等“预制件”颗粒。通过打破现有集成电路的设计方法、实现材料、集成方式等边界条件，有效破解当前芯片性能极限并打破关键信息基础设施依赖“堆砌式”工程技术路线面临的“天花板效应”，刷新传统装备或系统的技术物理形态，使系统综合技术指标获得连乘性增益，满足智能时代5G、大数据、云平台、AI、边缘计算、智慧网络等新一代基础设施的可持续发展需求。
电源系统是SOW的重要组成部分，由于SOW的集成度极高，与之匹配的配电系统功率密度很大，散热要求高，在晶圆基板上单位面积的功率可达0.5W/mm2。与之相矛盾的是，基于半导体工艺制作的晶圆基板RDL层，受制于热应力、机械应力、金属覆盖率等工艺条件制约，导致电源网络、地网络层直流阻抗较大，主要表现在高密度、大电流输运时直流压降大，芯粒(系统)可能出现亚稳态而不能正常工作。因此，电源完整性是晶圆级基板设计的难点，一方面是因为基于中介层RDL的金属太薄、线条太细，金属层数量少；另一方面是因为芯粒汲取电流大，汲取电流不均匀导致电压降大、单个芯粒同电压域电压差过大。
发明内容
针对现有技术不足，本发明提供了一种晶圆集成系统基板及直流压降优化方法。
根据本发明实施例的第一方面，提供了一种晶圆集成系统基板，晶圆基板与配电板；晶圆基板内设置有若干GND硅通孔和VCC硅通孔；晶圆基板内还设置有VCC网格层；配电板的上表面设置有若干GND焊盘和VCC焊盘；配电板内设置有VCC网络层，VCC网络层上设置有若干无铜区域；GND焊盘与晶圆基板中的GND硅通孔一一对应；VCC焊盘与晶圆基板中的VCC硅通孔一一对应；通过调整若干无铜区域的分布改变配电板中VCC网络层的电压分布，进而补偿晶圆基板中VCC网格层的直流压降。
进一步地，所述晶圆基板包括硅基板，所述硅基板的上表面设置有再布线层；所述再布线层包括自下而上布置的GND网格层、第一二氧化硅层、VCC网格层、第二二氧化硅层；所述GND硅通孔与GND网格层电连接，所述VCC硅通孔与VCC网格层电连接；所述第一二氧化硅层中设置有第一过孔阵列，所述第二二氧化硅层中设置有第二过孔阵列；所述第二二氧化硅层的表面设置有若干GND触点和若干VCC触点；所述VCC触点与VCC网格层电连接；所述GND触点与GND网格层电连接。
进一步地，所述晶圆基板的内部设置有若干深沟槽电容；所述深沟槽电容包括上极板、氧化铪层和下极板；所述氧化铪位于上极板和下极板之间，并同时与上极板和下极板相连，所述上极板与GND网格层电连接，所述下极板与VCC硅通孔电连接。
进一步地，GND触点和VCC触点的数量、相对位置由晶圆基板所适配的芯粒决定。
进一步地，所述VCC触点通过第二过孔阵列穿过第二二氧化硅层与VCC网格层电连接；所述GND触点通过第二过孔阵列和第一过孔阵列依次穿过第二二氧化硅层、VCC网格层、第一二氧化硅层与GND网格层电连接。
进一步地，配电板的下表面设置有GND输入端和VCC输入端，所述配电板的上表面设有若干GND焊盘和若干VCC焊盘；所述GND输入端通过GND过孔阵列与GND网络层连接，所述GND网络层通过GND网络过孔与GND焊盘连接；所述VCC输入端通过VCC过孔阵列与VCC网络层连接，所述VCC网络层通过VCC网络过孔与VCC焊盘连接。
进一步地，VCC网格层的电压分布规律为中间高、四周低；VCC网络层的电压分布为中心低、四周高。
进一步地，VCC网络层上设置的无铜区域为圆周分布。
根据本发明实施例的第二方面，提供了一种晶圆集成系统基板的直流压降优化方法，包括：
设置晶圆基板中的VCC网格层与配电板中的VCC网络层的电压差Vs；
绘制VCC网格层的电压分布图；
绘制VCC网络层的电压分布图；
根据VCC网格层的电压分布图，抽取晶圆基板中的VCC网格层上的N×N组电压值，记为V1,1，……，VN,N；
根据VCC网络层的电压分布图，在配电板中的VCC网络层上对应于V1,1，……，VN,N的位置均匀抽取N×N组电压值，记为v1,1，……，vN,N；
将对应位置Vi,j与vi,j作差，1≤i,j≤N，得到N×N组|Vi,j-vi,j|值；
比较|Vi,j-vi,j|与Vs的大小，当每一组|Vi,j-vi,j|的差都小于Vs时，输出VCC网络层的覆铜信息，完成晶圆集成系统基板的直流压降优化；
比较|Vi,j-vi,j|与Vs的大小，当存在至少一组|Vi,j-vi,j|的差大于Vs时，调整配电板中VCC网络层(1502)上的无铜区域的分布，重复将对应位置Vi,j与vi,j作差，1≤i,j≤N，得到N×N组|Vi,j-vi,j|值，直至每一组|Vi,j-vi,j|的差都小于Vs时，输出VCC网络层(1502)的覆铜信息，完成晶圆集成系统基板的直流压降优化。
进一步地，调整配电板中VCC网络层上的无铜区域的分布包括：调整无铜区域的圆周分布直径；增加无铜区域的面积；和/或，改变无铜区域的分布形状。
本发明的有益效果是：本发明提供了一种晶圆集成系统基板及直流压降优化方法，利用配电板中VCC网络层图形的灵活性，制作反焊盘，控制局部电阻率，实现晶圆基板内的VCC网格层的电压按设定规律变化。本发明通过提取晶圆基板中VCC网格层的电压分布图，分析需要补偿的电压情况，通过仿真提取配电板中VCC网络层与晶圆基板对应的点的电压分布图，并根据晶圆基板和配电板对应位置点电压差设计算法，优化配电板VCC网络层的电压分布，实现良好电压补偿。通过配电板设计的灵活性与加工技术的成熟性，结合仿真工具和优化算法，巧妙地实现了晶圆基板电源网格直流压降过大的问题，解决了晶圆基板设计的难题，为晶圆集成系统的设计、制造提供了技术支撑。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的晶圆基板的示意图；
图2为本发明实施例提供的配电板的示意图；
图3为本发明实施例提供的晶圆基板VCC网格层的示意图；
图4为本发明实施例提供的配电板VCC网络层的示意图；
图5为本发明实施例提供的配电板GND网络层的示意图；
图6为本发明实施例提供的晶圆基板VCC网格层直流压降优化方法的示意图。
图中，硅基板1、再布线层2、GND网格层3、第一二氧化硅层4、VCC网格层5、第二二氧化硅层6、深沟槽电容7、上极板701、下极板702、氧化铪层703、GND硅通孔8、VCC硅通孔9、第一过孔阵列10、第二过孔阵列11、GND触点12、VCC触点13、GND输入端1401、VCC输入端1402、GND网络层1501、VCC网络层1502、无铜区域1503、GND焊盘1601、VCC焊盘1602、GND过孔阵列1701、VCC过孔阵列1702、GND网络过孔1801、VCC网络过孔1802。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本发明可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本发明范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，对本发明进行详细说明。在不冲突的情况下，下述的实施例及实施方式中的特征可以相互组合。
本发明实施例的一种晶圆集成系统基板，包括晶圆基板与配电板；晶圆基板内设置有若干GND硅通孔8(即GND-TSV)、VCC硅通孔9(即VCC-TSV)；配电板的上表面设置有若干GND焊盘1601和VCC焊盘1602；GND焊盘1601与晶圆基板中的GND-TSV 8一一对应；VCC焊盘1602与晶圆基板中的VCC硅通孔9一一对应；晶圆基板上设置有VCC网格层5，配电板上设置有VCC网络层1502，VCC网络层1502上还设置有若干无铜区域1503；通过调整若干无铜区域1503的分布，控制局部电阻率，来改变配电板中的VCC网络层1502的电压分布，进而补偿晶圆基板中VCC网格层5的直流压降。
具体地，如图1所示，所述晶圆基板包括硅基板1，所述硅基板1的上表面设置有再布线层2；所述再布线层2包括自下而上布置的GND网格层3、第一二氧化硅层4、VCC网格层5、第二二氧化硅层6；所述硅基板1的内部设置有若干深沟槽电容7、若干GND硅通孔8和若干VCC硅通孔9；通过GND硅通孔8与GND网格层3电连接，通过VCC硅通孔9与VCC网格层5电连接；所述第一二氧化硅层4中设置有第一过孔阵列10，所述第二二氧化硅层6中设置有第二过孔阵列11；所述第二二氧化硅层6的表面设置有若干GND触点12和若干VCC触点13；所述VCC触点13通过第二过孔阵列11穿过第二二氧化硅层6与VCC网格层5电连接；所述GND触点12通过第二过孔阵列11和第一过孔阵列10依次穿过第二二氧化硅层6、VCC网格层5的缝隙和第一二氧化硅层4与GND网格层3电连接。
需要说明的是，GND触点12和VCC触点13的数量、相对位置由所述晶圆基板适配的芯粒决定。
进一步地，所述深沟槽电容7包括上极板701、氧化铪层703和下极板702，所述氧化铪层703位于上极板701和下极板702之间，并同时与上极板701和下极板702相连，所述上极板701与GND网格层3电连接，所述下极板702与VCC硅通孔9电连接。
进一步地，通过VCC硅通孔9与VCC网格层5电连接，具体为：VCC硅通孔9依次穿过GND网格层3和第一二氧化硅层4并与VCC网格层5相连。
进一步地，所述深沟槽电容7、GND硅通孔8、VCC硅通孔9、第一过孔阵列10和第二过孔阵列11均通过微纳加工技术制造；所述GND网格层3和VCC网格层5均通过印刷电路工艺制作。
如图2所示，所述配电板由PCB板进行制造，所述配电板的下表面设置有GND输入端1401和VCC输入端1402，所述配电板的上表面设有若干GND焊盘1601和若干VCC焊盘1602；配电板内设置有GND过孔阵列1701和VCC过孔阵列1702；所述GND输入端1401通过GND过孔阵列1701与GND网络层1501连接，所述GND网络层1501通过GND网络过孔1801与GND焊盘1601连接；所述VCC输入端1402通过VCC过孔阵列1702与VCC网络层1502连接，所述VCC网络层1502通过VCC网络过孔1802与VCC焊盘1602连接。
进一步地，所述GND过孔阵列1701、GND网络过孔1801、VCC过孔阵列1702和VCC网络过孔1802均通过印刷电路工艺制作。
如图3所示，晶圆基板中的VCC网格层5的电压分布规律为中间高、四周低，记最高电压为Vmax，最低电压为Vmin，最大直流压降为Vmax-Vmin。
如图4所示，配电板中的VCC网络层1502的电压分布为中心低、四周高，记最低电压Vm、记最高电压为VM；所述VCC网络层1502采用印刷电路工艺制造并覆铜，同时VCC网络层1502上还设置有若干无铜区域1503，在本实例中，所述无铜区域为圆周分布。
如图5所示，配电板中的GND网络层1501均匀覆铜，各点电压一致；需要说明的是，VCC过孔阵列1702穿过GND网络层1501与VCC网络层1502连接，VCC过孔阵列1702的大小、相对位置与VCC网络过孔1802有关。
如图6所示，本发明实施例还提供了一种晶圆集成系统基板的直流压降优化方法，通过优化配电板中VCC网络1502的电压分布，以补偿晶圆基板中VCC网格层5的直流压降，所述方法包括以下步骤：
步骤S1：设置可接受的晶圆基板中的VCC网格层5与配电板中的VCC网络层1502的电压差Vs；
步骤S2：根据金属厚度、金属覆盖率参数仿真绘制晶圆基板中的VCC网格层5的电压分布图；
步骤S3：根据金属厚度、金属覆盖率参数仿真绘制配电板中的VCC网络层1502的电压分布图；
步骤S4：根据VCC网格层5的电压分布图，在平面内均匀抽取晶圆基板中的VCC网格层5上的N×N组电压值，记为V1,1，……，VN,N；
步骤S5：根据VCC网络层1502的电压分布图，在配电板中VCC网络1502上对应于V1,1，……，VN,N的位置均匀抽取N×N组电压值，记为v1,1，……，vN,N；
步骤S6：将对应位置Vi,j与vi,j作差(1≤i,j≤N)，得到N×N组|Vi,j-vi,j|值；
步骤S7：比较|Vi,j-vi,j|与Vs的大小，当每一组|Vi,j-vi,j|的差都小于Vs时，输出配电板中的VCC网络层1502的覆铜信息，完成晶圆集成系统基板的直流压降优化；
当存在至少一组|Vi,j-vi,j|的差大于Vs时，通过优化配电板VCC无铜区的分布，如调整圆周分布直径、增加无铜区域面积、改变无铜区域形状分布等方式，重复步骤S6，直至每一组|Vi,j-vi,j|的差都小于Vs时，完成晶圆集成系统基板的直流压降优化。
需要说明的是，本发明旨在解决晶圆集成基板设计过程中直流压降过大、同一电压域压差过大的问题，从而为稳定、可靠的电压配送提供保障。本发明利用PCB板制作反焊盘形成电压差，上述优化方法实现配电板中VCC网络层1502的电压分布与晶圆基板中VCC网格层5的电压分布互补，并且作为整体组合在一起，从而降低晶圆基板中VCC网格层5的实际直流压降，实现晶圆基板电压保持相对稳定。
实施例1
本发明实施例1从晶圆基板加工过程对晶圆集成系统基板及直流压降优化方法进行进一步地详细说明。
其中，本发明实施例1采用65nm CMOS interposer工艺，选用减薄8寸硅晶圆，约150um厚，晶圆集成系统基板的加工过程包括：
(1)制备深沟槽电容7：刻蚀台面和通孔，其中，台面的深度为30um、宽度3mm，通孔的直径为12um；在台面上刻蚀凹槽，凹槽的深度为60um，宽度0.5mm；在台面、通孔和凹槽的表面沉积一层二氧化硅，厚度为0.1um；在通孔处沉积金属层，该金属层采用Ni/Cu，制得部分的GND硅通孔8、VCC硅通孔9；在凹槽处沉积金属层，该金属层采用Ni/Cu，制得深沟槽电容7的下电极701；在下电极702的表面沉积一层厚度为1um的二氧化铪层，制得氧化铪层703；然后采用Ni/Au再沉积金属层，得到上电极701。
在上述器件的表面沉积二氧化硅，并用CMP工艺磨平。
(2)制备GND网格层3：分步刻蚀二氧化硅，刻蚀出GND硅通孔8、VCC硅通孔9和GND网格层3的形状，其中，第一过孔阵列10的直径0.2um，阵列规模为10×10；GND网格层3的网格线宽为15um、间距为3um。
(3)制备GND硅通孔8、VCC硅通孔9：在GND网格层3中沉积金属Ni/Cu，厚度为0.1um/1um，并使用CMP工艺磨平。
(4)制备第一二氧化硅层4、VCC网格层5：在器件表面沉积两层二氧化硅层。刻蚀出VCC网格层5的形状，线宽为15um、间距为3um，沉积金属Ni/Cu，厚度为0.1um/1um，形成VCC网格层5，最后使用CMP工艺磨平。
(5)制备第一过孔阵列10：在器件表面刻蚀出第一过孔阵列10的形状，并沉积金属Ni/Cu，厚度为0.1um/1um。
(6)制备第二二氧化硅层6：在器件表面沉积一层二氧化硅层，厚度为1um。
(7)制备第二过孔阵列11：刻蚀出第二过孔阵列11的形状，刻蚀孔径为0.2um，阵列规模为10×10，沉积金属Ni/Cu，厚度为0.1um/1um。
(8)沉积一层PI介质，厚度为3um，并开窗口，窗口直径为50um，开窗露出金属；
(9)制备GND触点12和VCC触点13：沉积一层Ni/Al(即VCC触点和GND触点)，厚度为20nm/3um，并使用CMP工艺磨平，完成晶圆基板的制备。
(10)根据晶圆基板的VCC网格层、GND网格层的布局、VCC-TSV、GND-TSV、过孔阵列的布局以及顶层VCC触点，抽取VCC网格层和GND网格层的直流压降，并绘制电压降平面图。
(11)配电板的PCB板材为FR-4，VCC网络层、GND网络层的金属铜厚度为1.5OZ.，GND焊盘1601与晶圆基板中的GND-TSV 8一一对应；VCC焊盘1602与晶圆基板中的VCC硅通孔9一一对应。GND网络层为整面金属铜，并在VCC金属化过孔区域对应位置去铜。VCC网络层为整面金属铜，但需要根据晶圆基板VCC网格层电压降情况进行局部去铜处理。
(12)设置可接受的直流压降，如5％，根据输入VCC电压，折算可接受的电压降，如VCC为1.1V，则VCC网格压降不高于55mV。
(13)根据Die的VCC、GND bump排布，晶圆基板再布线层设计rule，参考图1设计VCC网格层、GND网格层、VCC-TSV、GND-TSV、VCC触点、GND触点。
(14)仿真抽取VCC网格层、GND网格层的直流压降，并绘制2D压降热力图，同时均匀抽取100×100阵列的压降值ΔVi,j(1≤i,j≤100)。
(15)参照图4在配电板的VCC网络层去除若干铜皮，可按圆周排列，分成若干个圆周，以调节电压降，并仿真绘制2D压降热力图，同时抽取与步骤14)对应的坐标位置100×100阵列压降值Δvi,j(1≤i,j≤100)。
(16)将|ΔVi,j-Δvi,j|对应坐标点作差，得到10000组值，当所有值均小于55mV时，认为配电板VCC网络满足要求，若不满足差值均小于55mV，则优化VCC网络去铜皮排列规律，并重复抽取与步骤14)对应的坐标位置压降值，并重复本步骤，直至所有坐标点差值均满足小于55mV为止。
(17)输出VCC网络层、GND网络层的布局图，PCB版图。
综上所述，本发明实施例提供了一种晶圆集成系统基板直流压降优化方法，基于互补式配电板VCC网络电压设计，通过优化无铜区域的形状来改变PCB板VCC网络电压分布、电压降分布以补偿晶圆基板RDL中VCC网格层电压降，解决了因半导体工艺限制导致基板RDL直流压降大，无法通过电源完整性评估的问题，解决了晶圆集成系统基板设计的难题，为晶圆集成系统的实用化、产业化奠定良好的技术基础。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。
Claims (10)
1.一种晶圆集成系统基板，其特征在于，包括：
晶圆基板与配电板；
晶圆基板内设置有若干GND硅通孔（8）和VCC硅通孔（9）；晶圆基板内还设置有VCC网格层（5）；
配电板的上表面设置有若干GND焊盘（1601）和VCC焊盘（1602）；配电板内设置有VCC网络层（1502），VCC网络层（1502）上设置有若干无铜区域（1503）；
GND焊盘（1601）与晶圆基板中的GND硅通孔（8）一一对应；VCC焊盘（1602）与晶圆基板中的VCC硅通孔（9）一一对应；
通过调整若干无铜区域的分布改变配电板中VCC网络层（1502）的电压分布，进而补偿晶圆基板中VCC网格层（5）的直流压降。
2.根据权利要求1所述的晶圆集成系统基板，其特征在于，所述晶圆基板包括硅基板（1），所述硅基板（1）的上表面设置有再布线层（2）；所述再布线层（2）包括自下而上布置的GND网格层（3）、第一二氧化硅层（4）、VCC网格层（5）、第二二氧化硅层（6）；所述GND硅通孔（8）与GND网格层（3）电连接，所述VCC硅通孔（9）与VCC网格层（5）电连接；所述第一二氧化硅层（4）中设置有第一过孔阵列（10），所述第二二氧化硅层（6）中设置有第二过孔阵列（11）；所述第二二氧化硅层（6）的表面设置有若干GND触点（12）和若干VCC触点（13）；所述VCC触点（13）与VCC网格层（5）电连接；所述GND触点（12）与GND网格层（3）电连接。
3.根据权利要求1或2所述的晶圆集成系统基板，其特征在于，所述晶圆基板的内部设置有若干深沟槽电容（7）；所述深沟槽电容（7）包括上极板（701）、氧化铪层（703）和下极板（702）；所述氧化铪层（703）位于上极板（701）和下极板（702）之间，并同时与上极板（701）和下极板（702）相连，所述上极板（701）与GND网格层（3）电连接，所述下极板（702）与VCC硅通孔（9）电连接。
4.根据权利要求2所述的晶圆集成系统基板，其特征在于，GND触点（12）和VCC触点（13）的数量、相对位置由晶圆基板所适配的芯粒决定。
5.根据权利要求2所述的晶圆集成系统基板，其特征在于，所述VCC触点（13）通过第二过孔阵列（11）穿过第二二氧化硅层（6）与VCC网格层（5）电连接；所述GND触点（12）通过第二过孔阵列（11）和第一过孔阵列（10）依次穿过第二二氧化硅层（6）、VCC网格层（5）、第一二氧化硅层（4）与GND网格层（3）电连接。
6.根据权利要求1所述的晶圆集成系统基板，其特征在于，配电板的下表面设置有GND输入端（1401）和VCC输入端（1402），所述配电板的上表面设有若干GND焊盘（1601）和若干VCC焊盘（1602）；所述GND输入端（1401）通过GND过孔阵列（1701）与GND网络层（1501）连接，所述GND网络层（1501）通过GND网络过孔（1801）与GND焊盘（1601）连接；所述VCC输入端（1402）通过VCC过孔阵列（1702）与VCC网络层（1502）连接，所述VCC网络层（1502）通过VCC网络过孔（1802）与VCC焊盘（1602）连接。
7.根据权利要求1或2所述的晶圆集成系统基板，其特征在于，VCC网格层（5）的电压分布规律为中间高、四周低；VCC网络层（1502）的电压分布为中心低、四周高。
8.根据权利要求1或6所述的晶圆集成系统基板，其特征在于，VCC网络层（1502）上设置的无铜区域（1503）为圆周分布。
9.一种晶圆集成系统基板的直流压降优化方法，其特征在于，包括：
设置晶圆基板中的VCC网格层（5）与配电板中的VCC网络层（1502）的电压差Vs；
绘制VCC网格层（5）的电压分布图；
绘制VCC网络层（1502）的电压分布图；
根据VCC网格层（5）的电压分布图，抽取晶圆基板中的VCC网格层（5）上的N×N组电压值，记为V1,1，……，VN,N；
根据VCC网络层（1502）的电压分布图，在配电板中的VCC网络层（1502）上对应于V1,1，……，VN,N的位置均匀抽取N×N组电压值，记为v1,1，……，vN,N；
将对应位置Vi,j与vi,j作差，1≤i,j≤N，得到N×N组|Vi,j-vi,j|值；
比较|Vi,j-vi,j|与Vs的大小，当存在至少一组|Vi,j-vi,j|的差大于Vs时，调整配电板中VCC网络层（1502）上的无铜区域的分布，重复将对应位置Vi,j与vi,j作差，1≤i,j≤N，得到N×N组|Vi,j-vi,j|值，直至每一组|Vi,j-vi,j|的差都小于Vs时，输出VCC网络层（1502）的覆铜信息，完成晶圆集成系统基板的直流压降优化。
10.根据权利要求9所述的一种晶圆集成系统基板的直流压降优化方法，其特征在于，调整配电板中VCC网络层（1502）上的无铜区域的分布包括：
调整无铜区域的圆周分布直径；
增加无铜区域的面积；
和/或，
改变无铜区域的分布形状。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310966818.8A CN116705756B (zh) | 2023-08-03 | 2023-08-03 | 一种晶圆集成系统基板及直流压降优化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310966818.8A CN116705756B (zh) | 2023-08-03 | 2023-08-03 | 一种晶圆集成系统基板及直流压降优化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116705756A CN116705756A (zh) | 2023-09-05 |
| CN116705756B true CN116705756B (zh) | 2023-12-12 |
Family
ID=87839621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310966818.8A Active CN116705756B (zh) | 2023-08-03 | 2023-08-03 | 一种晶圆集成系统基板及直流压降优化方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116705756B (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139573A (ja) * | 1995-09-14 | 1997-05-27 | Nec Corp | 多層プリント基板 |
| CN102316674A (zh) * | 2010-06-30 | 2012-01-11 | 鸿富锦精密工业（深圳）有限公司 | 电路板及使用该电路板侦测电子元件压降的方法 |
| CN104885577A (zh) * | 2012-10-29 | 2015-09-02 | 思科技术公司 | 印刷电路板中的电流再分配 |
| CN110705202A (zh) * | 2019-11-21 | 2020-01-17 | 无锡江南计算技术研究所 | 一种面向封装与印制板的系统级电源完整性设计方法 |
| CN112257206A (zh) * | 2020-09-30 | 2021-01-22 | 上海兆芯集成电路有限公司 | 电源网络设计方法及电源网络模型 |
| CN212727555U (zh) * | 2020-07-29 | 2021-03-16 | 苏州浪潮智能科技有限公司 | 一种均流供电的pcb板 |
| CN212851174U (zh) * | 2020-08-31 | 2021-03-30 | 深圳市一博科技股份有限公司 | 一种改善通流及压降的pcb结构 |
| CN114641859A (zh) * | 2019-11-08 | 2022-06-17 | 赛灵思公司 | 用于有源-有源（aoa）堆叠集成电路的供电网络 |
| CN116314183A (zh) * | 2023-05-17 | 2023-06-23 | 之江实验室 | 晶圆基板电源完整性的优化方法、晶圆基板及晶上系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10999930B2 (en) * | 2018-12-17 | 2021-05-04 | Cisco Technology, Inc. | Integrated power delivery board for delivering power to an ASIC with bypass of signal vias in a printed circuit board |
-
2023
- 2023-08-03 CN CN202310966818.8A patent/CN116705756B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09139573A (ja) * | 1995-09-14 | 1997-05-27 | Nec Corp | 多層プリント基板 |
| CN102316674A (zh) * | 2010-06-30 | 2012-01-11 | 鸿富锦精密工业（深圳）有限公司 | 电路板及使用该电路板侦测电子元件压降的方法 |
| CN104885577A (zh) * | 2012-10-29 | 2015-09-02 | 思科技术公司 | 印刷电路板中的电流再分配 |
| CN114641859A (zh) * | 2019-11-08 | 2022-06-17 | 赛灵思公司 | 用于有源-有源（aoa）堆叠集成电路的供电网络 |
| CN110705202A (zh) * | 2019-11-21 | 2020-01-17 | 无锡江南计算技术研究所 | 一种面向封装与印制板的系统级电源完整性设计方法 |
| CN212727555U (zh) * | 2020-07-29 | 2021-03-16 | 苏州浪潮智能科技有限公司 | 一种均流供电的pcb板 |
| CN212851174U (zh) * | 2020-08-31 | 2021-03-30 | 深圳市一博科技股份有限公司 | 一种改善通流及压降的pcb结构 |
| CN112257206A (zh) * | 2020-09-30 | 2021-01-22 | 上海兆芯集成电路有限公司 | 电源网络设计方法及电源网络模型 |
| CN116314183A (zh) * | 2023-05-17 | 2023-06-23 | 之江实验室 | 晶圆基板电源完整性的优化方法、晶圆基板及晶上系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116705756A (zh) | 2023-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240128186A1 (en) | Bonded structures with integrated passive component | |
| US10256286B2 (en) | Integrated inductor for integrated circuit devices | |
| US10028385B2 (en) | Method of manufacturing a processor | |
| CN102222643B (zh) | 集成电路制作过程中冗余金属填充的方法及半导体器件 | |
| CN104051459A (zh) | 用于集成电压调节器的磁芯感应器（mci）结构 | |
| US20150340422A1 (en) | Method of manufacturing a micro-fabricated wafer level integrated inductor or transformer for high frequency switch mode power supplies | |
| CN107004633A (zh) | 使用交替硬掩模和密闭性蚀刻停止衬垫方案使紧密间距导电层与引导通孔接触的方法和结构 | |
| TW200408048A (en) | Semiconductor device and method of manufacturing the same | |
| JP2012517109A (ja) | 能動および受動デバイスをチップ内に配置する方法 | |
| CN103650136B (zh) | 具有电源电压的稳定化结构的三维集成电路及其制造方法 | |
| CN106575638A (zh) | 具有至少部分地由保护结构来限定的气隙的半导体器件 | |
| CN107644838B (zh) | 用于三维存储器的晶圆三维集成引线工艺及其结构 | |
| US20230411299A1 (en) | Device packages including redistribution layers with carbon-based conductive elements, and methods of fabrication | |
| CN103247592A (zh) | Mom电容器及其制作方法 | |
| CN116705756B (zh) | 一种晶圆集成系统基板及直流压降优化方法 | |
| CN107579073B (zh) | 一种三维存储器的制备方法及其结构 | |
| CN107644841A (zh) | 用于三维存储器的晶圆三维集成引线工艺及其结构 | |
| CN113016043B (zh) | 薄膜电感及其制作方法、集成电路、终端设备 | |
| TW200910576A (en) | Metal-insulator-metal capacitor and method for manufacturing the same | |
| US20140151896A1 (en) | Implementing enhanced power supply distribution and decoupling utilizing tsv exclusion zone | |
| US20080003819A1 (en) | Laser isolation of metal over alumina underlayer and structures formed thereby | |
| CN115312449A (zh) | 半导体结构及其制备方法 | |
| CN107946236A (zh) | 一种晶圆级封装线路层互连集成电感及其制造方法 | |
| CN111180385B (zh) | 半导体器件、半导体集成装置以及半导体器件的制造方法 | |
| CN114121793A (zh) | 一种多层金属布线层及其制备方法、封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |