CN111180385B - 半导体器件、半导体集成装置以及半导体器件的制造方法 - Google Patents
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Abstract
本申请公开了一种半导体器件、半导体集成装置与半导体器件的制造方法，该半导体器件包括衬底；位于衬底上的介电层；以及位于介电层内的导电通道；其中，在导电通道的横截面所在的平面上，导电通道围绕部分介电层形成连续的第一预设图案，导电通道的横截面垂直于介电层的厚度方向。该半导体器件通过将介电层内的导电通道设置为连续的，并且导电通道还围绕部分介电层，从而在满足导电通道制造工艺条件的情况下减少了导电通道的占用空间。
Description
技术领域
本发明涉及半导体技术，更具体地，涉及一种半导体器件、半导体集成装置以及半导体器件的制造方法。
背景技术
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。
为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。进一步地，已经开发出将3D存储器件芯片和驱动电路芯片键合在一起的晶片键合结构。该晶片键合结构可以提供存储器件的读写速度，并且提高集成度、降低器件成本和提高可靠性。
在上述的晶片键合结构中，晶片之间彼此接触的表面为键合面。晶片的键合面经过清洗和活化处理之后，达到清洁平整的程度。至少两个晶片的键合面彼此接触，在一定的温度和压力条件下，通过分子力或者原子力使晶片键合成为一体。
在现有技术中，为了满足静电放电(Electrostatic Discharge，ESD)的需求，互连线与互连线之间的导电通孔(via)的个数有最低限度，如果个数太少，导电通孔的总横截面积就不足以负载ESD的电流而烧毁电路。于此同时，由于工艺限制，多个导电通孔的分布不能太密。以上两个因素决定导电通孔必须分布得又分散、又多，增加了导电通孔占用的空间，而导电通孔又必须被互连线完全覆盖，因此导致互连线的面积增大，互连线与其他金属或衬底产生的寄生电容增大。
随着3D存储器件对I/O相应速度的要求越来越高，由于I/O板互连线的面积大导致的寄生电容将越来越难以满足客户需求。因此，期望进一步改进晶片键合工艺以降低互连线面积。
发明内容
本发明的目的是提供一种改进的半导体器件、半导体集成装置以及半导体器件的制造方法，通过将介电层内的导电通道设置为连续的，并且导电通道还围绕部分介电层，从而在满足导电通道制造工艺条件的情况下减少了导电通道的占用空间。
根据本发明的第一方面，提供了一种半导体器件，包括：衬底；位于所述衬底上的介电层；以及位于所述介电层内的导电通道；其中，在所述导电通道的横截面所在的平面上，所述导电通道围绕部分所述介电层形成连续的第一预设图案，所述导电通道的横截面垂直于所述介电层的厚度方向。
可选地，所述连续的第一预设图案为封闭图案。
可选地，所述连续的第一预设图案包括田字形图案。
可选地，还包括位于所述介电层内的互连线，所述互连线与所述导电通道纵向连接，其中，在所述互连线的横截面上所在的平面上，所述互连线围绕部分所述介电层形成所述连续的第二预设图案，所述互连线的横截面垂直于所述介电层的厚度方向。
可选地，所述连续第二预设图案与所述连续第一预设图案形状相同并且位置对应，在所述介电层的厚度方向上，所述导电通道的投影位于所述互连线的投影内。
可选地，所述导电通道位于所述互连线上方，并且暴露在所述介电层远离所述衬底的表面。
可选地，所述互连线的数量包括两个，所述导电通位于两个所述互连线之间。
根据本发明的第二方面，提供了一种半导体集成装置，包括：第一半导体器件，包括：第一介电层；位于所述第一介电层内的第一导电通道，所述第一导电通道暴露于所述第一介电层的表面；第二半导体器件，包括：第二介电层；位于所述第二介电层内的第二导电通道，所述第二导电通道暴露于所述第二介电层的表面；所述第一介电层与所述第二介电层结合，所述第一导电通道与所述第二导电通道连接；其中，在所述第一导电通道的横截面所在的平面上，所述第一导电通道围绕部分所述第一介电层形成连续的第一预设图案，和/或在所述第二导电通道的横截面所在的平面上，所述第二导电通道围绕部分所述第二介电层形成所述连续的第一预设图案，所述第一导电通道的横截面垂直于所述第一介电层的厚度方向，所述第二导电通道的横截面垂直于所述第二介电层的厚度方向。
可选地，所述连续的第一预设图案为封闭图案。
可选地，所述连续的第一预设图案包括田字形图案。
可选地，还包括：第一互连线，位于所述第一介电层内并与所述第一导电通道纵向连接；以及第二互连线，位于所述第二介电层内并与所述第二导电通道纵向连接，其中，在所述第一互连线的横截面所在的平面上，所述第一互连线围绕部分所述第一介电层形成所述连续的第二预设图案，所述第一互连线的横截面垂直于所述第一介电层的厚度方向；在所述第二互连线的横截面所在的平面上，所述第二互连线围绕部分所述第二介电层形成所述连续的第二预设图案，所述第二互连线的横截面垂直于所述第一介电层的厚度方向。
可选地，所述连续的第二预设图案与所述连续的第一预设图案形状相同并且位置对应，在所述第一介电层的厚度方向上，所述第一导电通道的投影位于所述第一互连线的投影内，在所述第二介电层的厚度方向上，所述第二导电通道的投影位于所述第二互连线的投影内。
可选地，所述第二半导体器件还包括：第二衬底，所述第二介电层位于所述第二衬底与所述第一介电层之间；位于所述第二介电层内的第三互连线，所述第三互连线位于所述第二导电通道的一侧，并与所述第二互连线横向连接；位于所述第二介电层内的第四互连线和第三导电通道，所述第三导电通道位于所述第三互连线与所述第四互连线之间，分别与所述第三互连线和所述第四互连线纵向连接；位于所述第二衬底表面的第三介电层；位于所述第三介电层内的焊盘；位于所述焊盘与第四互连线之间的第四导电通道，所述第四导电通道穿过所述第二衬底，并与所述焊盘和所述第四互连线纵向连接。
可选地，在所述第三导电通道的横截面所在的平面上，所述第三导电通道围绕部分所述第二介电层形成连续的第三预设图案，和/或在所述第四导电通道的横截面所在的平面上，所述第四导电通道围绕部分所述第二介电层形成所述连续的第三预设图案，所述第三导电通道的横截面与所述第四导电通道的截面均垂直于所述第二介电层的厚度方向。
可选地，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底与所述第二衬底之间；所述第一半导体器件包括外围电路器件；所述第二半导体器件包括存储电路器件。
可选地，所述第一介电层与第二介电层的结合方式为键合。
根据本发明的第三方面，提供了一种半导体器件的制造方法，包括：在衬底上形成介电层；以及形成穿过所述介电层的导电通道，其中，在所述导电通道的横截面所在的平面上，所述导电通道围绕部分所述介电层形成连续的第一预设图案，所述导电通道的横截面垂直于所述介电层的厚度方向。
可选地，所述连续的第一预设图案为封闭图案。
可选地，所述连续的第一预设图案包括田字形图案。
可选地，还包括形成位于所述介电层内的互连线，所述互连线与所述导电通道纵向连接，其中，在所述互连线的横截面所在的平面上，所述互连线围绕部分所述介电层形成所述连续的第二预设图案，所述互连线的横截面垂直于所述介电层的厚度方向。
可选地，所述连续第二预设图案与所述连续第一预设图案形状相同并且位置对应，在所述介电层的厚度方向上，所述导电通道的投影位于所述互连线的投影内。
根据本发明实施例的半导体器件、半导体集成装置以及半导体器件的制造方法，通过在介电层中形成导电通道，并且使导电通道的横截面所在的平面上的图案为连续图案，该导电通道代替了现有技术的多个导电通孔，在导电通道与多个导电通孔体积相同的情况下，连续的导电通道不需要分散，从而减小了到导电通道的占用空间。
此外，由于导电通道是围绕部分介电层的，从导电通道的横截面所在的平面来看，导电通道与介电层的材料分布均匀，从而在形成导电通道后的平坦化过程中，避免了导电通道的表面形成凹陷(dishing)等问题。
进一步地，通过形成与导电通道纵向连接的互连线，并使得该互连线的位置、形状均与导电通道对应，由于导电通道为连续的，使得占用空间减小，与之对应的互连线的面积也会进一步被减小，从而降低了互连线与其他金属或衬底产生的寄生电容。
因此，根据本发明实施例的半导体器件半导体集成装置以及半导体器件的制造方法提高了产品良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a至图1c示出了本发明第一实施例的半导体器件的结构示意图。
图2示出了本发明第二实施例的半导体器件的结构示意图。
图3示出了本发明实施例的半导体集成装置的结构示意图。
图4至图9b示出了本发明第一实施例的半导体器件制作方法中第不同步骤的截面示意图。
图10a与图10b示出了本发明实施例的效果分析示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a示出了本发明第一实施例的半导体器件的结构示意图，图1b示出了图1a中沿AA线截取的截面图，图1c示出了图1a中沿BB线截取的截面图。
半导体器件包括：衬底101、介电层110、导电通道120以及互连线130。介电层110位于衬底101上，导电通道120与互连线130纵向连接并且均位于介电层110内。为了简明起见，在图1a中未示出位于衬底和介电层之间的功能层。在本实施例中，功能层的内部结构与芯片类型有关，该功能层提供了晶体管的至少一部分结构。例如在衬底101中形成了晶体管的源区和漏区，功能层中形成了晶体管的栅叠层结构。在该半导体器件为3D存储电路器件的情形下，功能层中具有的栅叠层结构包括多个层面的栅极导体层和用于隔开相邻栅极导体层的多个层间绝缘层，以及贯穿栅叠层结构的沟道柱。在该半导体器件为驱动电路器件的情形下，功能层中的栅叠层结构例如包括单个层面的栅极导体层。
在本实施例中，导电通道120位于互连线130上方，并且暴露在介电层110远离衬底101的表面，可用于和半导体器件的外部电路相连。在导电通道120的横截面(沿AA线)所在的平面上，导电通道120围绕部分介电层形成连续的第一预设图案，如图1b所示，其中，导电通道120的横截面垂直于介电层110的厚度方向。在本实施例中，第一预设图案为封闭的田字形图案，分别包围了介电层110的4个区域。在一些其他实施例中，封闭的第一预设图案还可以是O形或口字形等等。
然而本发明实施例并不限与此，本领域技术人员可以根据需要对第一预设图案进行其他设置，例如为半封闭的C形图案、口字形去掉一个边的图案，或者为S形、M形、N形等围绕部分介电层的图案，还可以为上述类型的图案的组合等，以保证第一预设图案为连续图案并且围绕部分介电层110。
在本实施例中，在互连线130的横截面(沿BB线)上所在的平面上，互连线130围绕部分介电层110形成连续的第二预设图案，如图1c所示，其中，互连线130的横截面垂直于介电层110的厚度方向。为了保证在介电层110的厚度方向上，导电通道120的投影位于互连线130的投影内，连续第二预设图案与连续第一预设图案形状相同并且位置对应。例如，当第一预设图案为封闭的田字形时，第二预设图案也为封闭的田字形，第二预设图案的横向尺寸稍大于或等于第一预设图案的横向尺寸。当第一预设图案为其他图案时，第二预设图案也进行相应的改变。
由于导电通道120为连续的，在导电通道120的体积相同的情况下，导电通道120所占用的空间会小于分散的导电通孔，与之对应的互连线130的面积也会进一步被减小，从而降低了互连线130与其他金属或衬底101产生的寄生电容C1。需要说明的是，图1a中示出的寄生电容C1仅为示例，并不用于限制本发明。
图2示出了本发明第二实施例的半导体器件的结构示意图，其中，沿AA线截取的截面图以及沿BB线截取的截面图可以分别参照图1b与图1c。
如图2所示，半导体器件包括：半导体器件包括：衬底201、介电层210、导电通道220以及互连线。介电层210位于衬底201上，导电通道220与互连线纵向连接并且均位于介电层210内。本实施例的半导体器件的结构与第一实施例相似，此处不再详细描述。与第一实施例的不同之处在于，本实施例的互连线为两个，分别为第一互连线231与第二互连线232，导电通道220位于两个互连线之间。该导电通道220、第一互连线231以及第二互连线232可用于半导体器件内部电路的互联。
然而本发明实施例并不限于此，本领域技术人员可以根据需要对互连线与导电通道的数量、位置进行其他设置。
图3示出了本发明实施例的半导体集成装置的结构示意图。
如图3所示，半导体集成装置包括第一半导体器件10和第二半导体器件20。第一半导体器件10包括：第一衬底401、第一介电层410、第一导电通道421以及第一互联线431。第二半导体器件20包括：第二衬底402、第二介电层420、第三介电层430、第二导电通道422、第三导电通道423、第四导电通道424、第二互连线432、第三互连线433、第四互联线434以及焊盘440。在本实施例中，第一半导体器件10为外围电路器件，第二半导体器件20为存储电路器件，关于第一半导体器件10与第二半导体器件20中未示出的相关功能层结构可以参照第一实施例的描述，此处不再赘述。
第一介电层410位于第一衬底401上。第一导电通道421与第一互连线431纵向连接，且均位于第一介电层410内。第一导电通道421位于第一互连线431上方，并且暴露在第一介电层410远离衬底401的表面。在第一导电通道421的横截面所在的平面上，第一导电通道421围绕部分第一介电层410形成连续的第一预设图案，第一预设图案可以参照图1b，其中，第一导电通道421的横截面垂直于第一介电层410的厚度方向。在本实施例中，第一预设图案为封闭的田字形图案，分别包围了第一介电层410的4个区域。在一些其他实施例中，封闭的第一预设图案还可以是O形或口字形等等。
然而本发明实施例并不限与此，本领域技术人员可以根据需要对第一预设图案进行其他设置，例如为半封闭的C形图案、口字形去掉一个边的图案，或者为S形、M形、N形等围绕部分介电层的图案，还可以为上述类型的图案的组合等，以保证第一预设图案为连续图案并且围绕部分第一介电层410。
在第一互连线431的横截面上所在的平面上，第一互连线431围绕部分第一介电层410形成连续的第二预设图案，第二预设图案可参照图1c，其中，第一互连线431的横截面垂直于第一介电层410的厚度方向。为了保证在第一介电层410的厚度方向上，第一导电通道421的投影位于第一互连线431的投影内，连续第二预设图案与连续第一预设图案形状相同并且位置对应。例如，当第一预设图案为封闭的田字形时，第二预设图案也为封闭的田字形，第二预设图案的横向尺寸稍大于或等于第一预设图案的横向尺寸。当第一预设图案为其他图案时，第二预设图案也进行相应的改变。
第二介电层420位于第二衬底401的第一表面。第三介电层430位于第二衬底402的第二表面，第二衬底401的第一表面与第二表面相对。第二导电通道422、第三导电通道423、第二互连线432、第三互连线433以及第四互连线434均位于第二介电层420中。第二导电通道422暴露在第二介电层420远离第二衬底402的表面，并与第二互连线432纵向连接。第三互连线433位于第二导电通道422的一侧，并与第二互连线432横向连接。第三导电通道423位于第三互连线433与第四互连线434之间，分别与第三互连线433和第四互连线434纵向连接。焊盘440位于第三介电层430内。第四导电通道424位于焊盘430与第四互连线434之间的，第四导电通道424穿过第二衬底402，并与焊盘430和第四互连线434纵向连接。
在第二导电通道422的横截面所在的平面上，第二导电通道422围绕部分第二介电层420形成连续的第一预设图案。在第二互连线432的横截面所在的平面上，第二互连线432围绕部分第二介电层420形成连续的第二预设图案。在本实施例中，第一介电层410与第二介电层420结合，第一导电通道421与第二导电通道422连接，其中，结合的方法包括键合或粘接。在一些优选的实施例中第一导电通道421与第二导电通道422所对应的第一预设图案重合。
在第三导电通道423的横截面所在的平面上，第三导电通道423围绕部分第二介电层420形成连续的第三预设图案。在第四导电通道424的横截面所在的平面上，第四导电通道424围绕部分第二介电层420形成连续的第四预设图案。在第三互连线433的横截面所在的平面上，第三互连线433围绕部分第二介电层420形成连续的第五预设图案。在第四互连线434的横截面所在的平面上，第四互连线434围绕部分第二介电层420形成连续的第六预设图案。第二导电通道422至第四导电通道424以及第二互连线432至第四互连线434的横截面均垂直于所述第一介电层的厚度方向。其中，第三导电通道423与第四导电通道424对应的第三、第四预设图案的设置可参照本实施例的第一预设图案，第三互连线433至第四互连线434对应的第五、第六预设图案设置可参照本实施例的第二预设图案。
由于第一导电通道421至第四导电通道424为连续的，在导电通道的体积相同的情况下，导电通道所占用的空间会小于分散的导电通孔，与之对应的互连线的面积也会进一步被减小，从而降低了互连线与其他金属或衬底产生的寄生电容C1、C2以及C3。需要说明的是，图3中示出的寄生电容C1、C2、C3仅为示例，并不用于限制本发明。
图4至图9b示出了本发明第一实施例的半导体器件制作方法中第不同步骤的截面示意图。
如图4所示，该方法开始于形成了功能层的衬底101，为了简明起见，在图中未示出位于衬底和介电层之间的功能层和内部导电通道。关于功能层的结构可以参照图1a的相关描述，此处不再赘述。在该步骤中，例如先在衬底101上沉积介质材料形成第一布线层111。
进一步的，采用各向异性蚀刻在第一布线层111中形成沟槽102，如图5a与图5b所示，其中，图5a为顶视图，图5b示出了图5a中沿CC线截取的截面图。
在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一布线层111中部附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
本实施例中的沟槽102的图案为连通的田字形，然而本发明实施例并不限于此，本领域技术人员可以根据需要对沟槽102的连通图案进行其他设置，以保证沟槽102的图案为连续图案并且围绕部分第一布线层111。
进一步的，在第一布线层111上沉积金属层，然后，采用化学机械平面化工艺去除金属层位于第一布线层111上表面上的部分，形成互连线130，如图6a与图6b所示。其中，图6a为顶视图，图6b示出了图6a中沿DD线截取的截面图。
该步骤例如采用磁控溅射形成金属层。该金属层例如由选自铂、银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层填充沟槽102并且在第一布线层111的表面横向延伸。采用的化学机械平面化工艺，以第一布线层111作为停止层，从而可以完全去除金属层位于第一布线层111表面上的部分。金属层位于沟槽102的部分形成互连线130。在研磨过程中，由于金属材料与第一布线层的材料分布均匀，从而避免了互连线130的表面形成凹陷(dishing)等问题。
进一步的，覆盖第一布线层111与互连线130沉积介质材料形成第二布线层112，其中，第一布线层111与第二布线层112组成介电层110，如图7所示。
进一步的，采用各向异性蚀刻在第二布线层112中形成沟槽103，如图8a与图8b所示。其中，图8a为顶视图，图8b示出了图8a中沿EE线截取的截面图。
在该步骤中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在互连线130表面停止，暴露至少部分互连线130。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该步骤中，沟槽103的图案与位置均与互连线130对应，沟槽103的图案不大于互连线130的图案，本实施例中的沟槽103的尺寸略小于焊盘的尺寸，使得沟槽103在衬底101的投影落于互连线130中。然而本发明实施例并不限于此，本领域技术人员可以根据需要对沟槽103的连通图案的尺寸与互连线130的图案尺寸匹配。
进一步的，在第二布线层112上沉积金属层，然后，采用化学机械平面化工艺去除金属层位于第二布线层112上表面上的部分，形成导电通道120，如图9a与图9b所示。其中，图9a为顶视图，图9b示出了图9a中沿FF线截取的截面图。
该步骤例如采用磁控溅射形成金属层。该金属层例如由选自铂、银、铜、铝的金属或合金组成，优选地，由铜组成。该金属层填充沟槽103并且在第二布线层112的表面横向延伸。采用的化学机械平面化工艺，以第二布线层112作为停止层，从而可以完全去除金属层位于第二布线层112表面上的部分。金属层位于沟槽103的部分形成导电通道120。在研磨过程中，由于金属材料与介电层的材料分布均匀，从而避免了导电通道120的表面形成凹陷(dishing)等问题。
图10a与图10b示出了本发明实施例的效果分析示意图。
如图10a所示，在现有技术中为了满足静电放电(Electrostatic Discharge,ESD)的需求，互连线130’与互连线130’之间的导电通孔120’的个数有最低限度，如果个数太少，导电通孔的总横截面积就不足以负载ESD的电流而烧毁电路。于此同时，由于工艺限制，多个导电通孔120’的分布不能太密。以上两个因素决定导电通孔120’必须分布得又分散、又多，增加了导电通孔120’所占用的空间，而导电通孔120’又必须被互连线130’完全覆盖，因此导致互连线130’的面积增大，如果将该互联结构用于半导体器件的电路互联，互连线130’与晶圆表面其他金属或衬底产生的寄生电容非常大。随着3D存储器件对I/O相应速度的要求越来越高，由于I/O板互连线130’的面积导致的寄生电容将越来越难以满足客户需求。
图8b示出了本发明实施例的互联结构，该互联结构也可用于半导体器件内部或半导体器件之间的电路互联。
如图8b所示，通过在介电层中形成导电通道120，并且使导电通道120的横截面所在的平面上的图案为连续图案，该导电通道120代替了现有技术的多个导电通孔，在导电通道120与多个导电通孔体积相同的情况下，连续的导电通道120不需要分散，从而减小了到导电通道120的占用空间。
此外，由于导电通道120是围绕部分介电层的，从导电通道120的横截面所在的平面来看，导电通道120与介电层的材料分布均匀，从而在形成导电通道120后的平坦化过程中，避免了导电通道120的表面形成凹陷(dishing)等问题。
进一步地，通过形成与导电通道120纵向连接的互连线，并使得该互连线的位置、形状均与导电通道120对应，由于导电通道120为连续的，使得占用空间减小，与之对应的互连线130的面积也会进一步被减小，从而降低了互连线130与其他金属或衬底产生的寄生电容。
因此，根据本发明实施例的半导体器件半导体集成装置以及半导体器件的制造方法提高了产品良率和可靠性。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (20)
1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的介电层；以及
位于所述介电层内的导电通道；
其中，在所述导电通道的横截面所在的平面上，所述导电通道围绕部分所述介电层形成连续的第一预设图案，
所述导电通道的横截面垂直于所述介电层的厚度方向，
还包括位于所述介电层内的互连线，所述互连线与所述导电通道纵向连接，
其中，在所述互连线的横截面上所在的平面上，所述互连线围绕部分所述介电层形成连续的第二预设图案，所述互连线的横截面垂直于所述介电层的厚度方向。
2.根据权利要求1所述的半导体器件，其特征在于，所述连续的第一预设图案为封闭图案。
3.根据权利要求2所述的半导体器件，其特征在于，所述连续的第一预设图案包括田字形图案。
4.根据权利要求1至3任一项所述的半导体器件，其特征在于，所述连续第二预设图案与所述连续第一预设图案形状相同并且位置对应，在所述介电层的厚度方向上，所述导电通道的投影位于所述互连线的投影内。
5.根据权利要求4所述的半导体器件，其特征在于，所述导电通道位于所述互连线上方，并且暴露在所述介电层远离所述衬底的表面。
6.根据权利要求4所述的半导体器件，其特征在于，所述互连线的数量包括两个，所述导电通位于两个所述互连线之间。
7.一种半导体集成装置，其特征在于，包括：
第一半导体器件，包括：第一介电层；位于所述第一介电层内的第一导电通道，所述第一导电通道暴露于所述第一介电层的表面；
第二半导体器件，包括：第二介电层；位于所述第二介电层内的第二导电通道，所述第二导电通道暴露于所述第二介电层的表面；
所述第一介电层与所述第二介电层结合，所述第一导电通道与所述第二导电通道连接；
其中，在所述第一导电通道的横截面所在的平面上，所述第一导电通道围绕部分所述第一介电层形成连续的第一预设图案，和/或在所述第二导电通道的横截面所在的平面上，所述第二导电通道围绕部分所述第二介电层形成所述连续的第一预设图案，
所述第一导电通道的横截面垂直于所述第一介电层的厚度方向，所述第二导电通道的横截面垂直于所述第二介电层的厚度方向。
8.根据权利要求7所述的半导体集成装置，其特征在于，所述连续的第一预设图案为封闭图案。
9.根据权利要求8所述的半导体集成装置，其特征在于，所述连续的第一预设图案包括田字形图案。
10.根据权利要求7-9任一所述的半导体集成装置，其特征在于，还包括：第一互连线，位于所述第一介电层内并与所述第一导电通道纵向连接；以及第二互连线，位于所述第二介电层内并与所述第二导电通道纵向连接，
其中，在所述第一互连线的横截面所在的平面上，所述第一互连线围绕部分所述第一介电层形成所述连续的第二预设图案，所述第一互连线的横截面垂直于所述第一介电层的厚度方向；
在所述第二互连线的横截面所在的平面上，所述第二互连线围绕部分所述第二介电层形成连续的第二预设图案，所述第二互连线的横截面垂直于所述第一介电层的厚度方向。
11.根据利要求10所述的半导体集成装置，其特征在于，所述连续的第二预设图案与所述连续的第一预设图案形状相同并且位置对应，
在所述第一介电层的厚度方向上，所述第一导电通道的投影位于所述第一互连线的投影内，在所述第二介电层的厚度方向上，所述第二导电通道的投影位于所述第二互连线的投影内。
12.根据利要求10所述的半导体集成装置，其特征在于，所述第二半导体器件还包括：
第二衬底，所述第二介电层位于所述第二衬底与所述第一介电层之间；
位于所述第二介电层内的第三互连线，所述第三互连线位于所述第二导电通道的一侧，并与所述第二互连线横向连接；
位于所述第二介电层内的第四互连线和第三导电通道，所述第三导电通道位于所述第三互连线与所述第四互连线之间，分别与所述第三互连线和所述第四互连线纵向连接；
位于所述第二衬底表面的第三介电层；
位于所述第三介电层内的焊盘；
位于所述焊盘与第四互连线之间的第四导电通道，所述第四导电通道穿过所述第二衬底，并与所述焊盘和所述第四互连线纵向连接。
13.如权利要求12所述的半导体集成装置，其特征在于，在所述第三导电通道的横截面所在的平面上，所述第三导电通道围绕部分所述第二介电层形成连续的第三预设图案，和/或在所述第四导电通道的横截面所在的平面上，所述第四导电通道围绕部分所述第二介电层形成所述连续的第三预设图案，
所述第三导电通道的横截面与所述第四导电通道的截面均垂直于所述第二介电层的厚度方向。
14.如权利要求12所述的半导体集成装置，其特征在于，所述第一半导体器件还包括第一衬底，所述第一介电层位于所述第一衬底与所述第二衬底之间；
所述第一半导体器件包括外围电路器件；
所述第二半导体器件包括存储电路器件。
15.如权利要求14所述的半导体集成装置，其特征在于，所述第一介电层与第二介电层的结合方式为键合。
16.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成介电层；以及
形成穿过所述介电层的导电通道，
其中，在所述导电通道的横截面所在的平面上，所述导电通道围绕部分所述介电层形成连续的第一预设图案，
所述导电通道的横截面垂直于所述介电层的厚度方向。
17.根据权利要求16所述的制造方法，其特征在于，所述连续的第一预设图案为封闭图案。
18.根据权利要求17所述的制造方法，其特征在于，所述连续的第一预设图案包括田字形图案。
19.根据权利要求16-18任一所述的制造方法，其特征在于，还包括形成位于所述介电层内的互连线，所述互连线与所述导电通道纵向连接，
其中，在所述互连线的横截面所在的平面上，所述互连线围绕部分所述介电层形成所述连续的第二预设图案，所述互连线的横截面垂直于所述介电层的厚度方向。
20.根据权利要求19所述的制造方法，其特征在于，所述连续第二预设图案与所述连续第一预设图案形状相同并且位置对应，在所述介电层的厚度方向上，所述导电通道的投影位于所述互连线的投影内。
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