CN116684048A - Serdes中继芯片主备链路切换方法及系统 - Google Patents

Abstract

本发明提供了Serdes中继芯片主备链路切换方法及系统，包括：获取主备链路中定界符位置差值；链路切换时，生成无效数据替换主链路中有效数据，不替换定界符；根据定界符位置差值对主链路替换后的数据以及定界符进行移位处理，完成主备链路定界符对齐；将数据输出链路从主链路切换到备链路。本发明能够保证Serdes中继芯片从主链路切换到备链路之后，下级芯片不会出现数据定界错误，不会丢失对方芯片的发送数据。

Description

Serdes中继芯片主备链路切换方法及系统

技术领域

本发明涉及高速Serdes互联领域，特别涉及一种Serdes中继芯片主备链路切换方法。

背景技术

在高速Serdes互联的系统中，当Serdes速率大于一定速率时，信号经过PCB走线衰减严重，需要在两颗互联的芯片之间添加Serdes中继芯片，以解决信号衰减问题。在Serdes中继芯片中，存在从下游芯片到上游芯片的上行链路（如图1所示），用以从下游芯片向上游芯片传输数据；同时存在从上游芯片到下游芯片的下行链路（如图2所示），用以从上游芯片向下游芯片传输数据。

如图3所示为传统的Serdes中继芯片主备切换逻辑框图。传统Serdes中继芯片，在切换决策单元发出切换指令之前，Serdes接收模块将收到的数据通过主链路送到切换电路，切换电路模块将来自主链路的数据发送给Serdes发送模块，Serdes发送模块将数据发送给下级芯片；在切换决策单元发出切换指令之后，Serdes接收模块将收到的数据通过备份链路送到切换电路，切换电路模块将来自备份链路的数据发送给Serdes发送模块，Serdes发送模块将数据发送给下级芯片。

但是，实际上，上、下游芯片发送数据时，会将数据切分成数据块，数据块之间会插入N bits定界符，当数据经过Serdes到达中继芯片后，N bits定界符在主、备链路上的位置不一致。上行主链路切换到备份链路之后，上游芯片继续按之前的定界位置识别数据块，会出现一段时间数据定界错误，上游芯片会丢失一段时间的数据；下行主链路切换到备份链路之后，下游芯片继续按之前的定界位置识别数据块，会出现一段时间数据定界错误，下游芯片会丢失一段时间的数据。

发明内容

针对现有技术中存在的问题，提供了Serdes中继芯片主备链路切换方法及系统，通过对主备链路的定界符位置检测，以定界符位置差值来实现主备链路的定界符对齐，能够有效解决在切换到备链路时会有一段时间丢失数据的问题。

本发明第一方面提出了Serdes中继芯片主备链路切换方法，包括：

获取主备链路中定界符位置差值；

链路切换时，生成无效数据替换主链路中有效数据，不替换定界符；

根据定界符位置差值对主链路替换后的数据以及定界符进行移位处理，完成主备链路定界符对齐；

将数据输出链路从主链路切换到备链路。

进一步的，在链路切换时，还配置了计时门限，在接收到链路切换指令后开始计时，到达计时门限时，再将链路切换到备链路。

进一步的，定界符位置差值获取方法为：分别检测主备链路中数据块长度以及定界符标记，确定定界符的位置，进而计算定界符位置差值。

进一步的，所述无效数据为全0数据或重复之前已发送的数据或用户配置的数据。

进一步的，在移位处理中，移动的值等于主链路与备链路定界符位置差值。

本发明第二方面提出了Serdes中继芯片主备链路切换系统，包括Serdes接收模块、Serdes发送模块、切换决策单元以及与Serdes接收模块连接的主链路、备链路，还包括定界符位置检测单元、定界符位置差值计算单元、数据替换单元、无效数据产生单元、数据移位单元以及切换电路；

定界符位置检测单元分别与主链路和备链路连接，用于检测两条链路中定界符位置，并发送子定界符位置差值计算单元；

定界符位置差值计算单元，用于根据定界符位置计算两条链路的定界符位置差值，并发送至数据移位单元；

无效数据产生单元，用于根据切换决策单元的链路切换指令产生无效数据并发送至数据替换单元；

数据替换单元，同时接收主链路数据与无效数据，并利用无效数据替换主链路数据，将替换后数据发送至数据移位单元；

数据移位单元，根据定界符位置差值对接收的数据进行移位处理，并将移位后数据发送给切换电路；

切换电路，接收数据移位单元与备链路发送的数据，并根据切换决策单元指令选择传输到Serdes发送模块发送到下级芯片。

进一步的，还包括可变计时单元，配置有计时门限，设置在切换电路与切换决策单元之间；在接收到链路切换指令后开始计时，到达计时门限后，将链路切换指令下发到切换电路。

进一步的，所述无效数据生成单元生成的无效数据为全0数据或重复之前已发送的数据或用户配置的数据。

进一步的，所述数据替换单元在替换数据时仅替换主链路数据中有效数据，定界符不变。

进一步的，包括两个定界符位置检测单元，分别对应检测主链路和备链路的定界符位置，并分别发送给定界符位置差值计算单元；检测时，获取链路数据块长度与定界符标志，进而确定定界符位置。

与现有技术相比，采用上述技术方案的有益效果为：采用本发明提出的方法及系统，Serdes中继芯片从主链路切换到备链路之后，下级芯片不会出现数据定界错误，不会丢失对方芯片的发送数据。

附图说明

图1为现有技术中Serdes中继芯片上行主、备链路示意图。

图2为现有技术中Serdes中继芯片下行主、备链路示意图。

图3为传统Serdes中继芯片主备切换逻辑框图。

图4为本发明提出的Serdes中继芯片主备链路切换方法流程图。

图5为本发明一实施例中主备链路输出定界符位置示意图。

图6为本发明提出的Serdes中继芯片主备链路切换系统组成示意图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

实施例1

为了解决现有技术中Serdes中继芯片备链路数据定界错误，而导致切换到备链路之后仍然会有一段时间丢失数据的问题。本发明提出了一种Serdes中继芯片主备链路切换方法，通过对齐主备链路的定界符，避免数据丢失的问题，具体方案如下：

如图4所示，Serdes中继芯片主备链路切换方法包括：

步骤S100、获取主备链路中定界符位置差值。

Serdes中继芯片在接收到数据后会发送给主备链路进行处理，主备链路经过不同的处理流程以及不同的事件，按照数据位宽W bits送出数据，如图5所示，但由于主、备链路处理延时不一致，这就导致了定界符在主备链路上的位置不同。

要解决上下级芯片发送数据中数据块之间的定界符在链路上的位置不固定的问题，本实施例中，先分别根据主备链路中数据块长度以及定界符标志，完成主备链路定界符的位置检测，再根据定界符位置完成定界符位置差值的计算，该差值决定后续数据移位所需要的bits数。

步骤S200、链路切换时，生成无效数据替换主链路中的有效数据。

如果直接根据定界符位置差值对主链路数据进行移处理，仍然会导致数据丢失。因此为了避免丢失上下级芯片有效数据，在本实施例中，在进行链路切换时，生成无效数据来替换主链路中有效数据，需要注意的是，仅替换有效数据而不替换定界符。

在一个实施例中，无效数据可以是全0数据，或是重复之前已发送的数据，或是用户配置的数据。无效数据将会被下级芯片丢弃，不会影响上下级芯片的正常数据传输。

步骤300、根据定界符位置差值对主链路替换后的数据以及定界符进行移位处理，完成主备链路定界符对齐。

根据之前计算得到的定界符位置差值，对替换后的数据及定界符移位，移动的值等于主链路与备链路定界符位置的差值。此时移位之后的数据中的定界符位置和备链路数据中定界符的位置一致。

步骤S400、将数据输出链路从主链路切换到备链路。

在主链路数据发送移位后，下级芯片会检测到定界符位置变化，会将主链路的数据进行错误处理，此时丢弃的时中继芯片发送的无效数据，经过一段时间之后，下级芯片会根据新的定界符位置进行数据块定界，此时，此时切换到备链路即可避免有效数据的丢失。

由于实际下级芯片错误处理时间不统一，本实施例中，还设置了可变的计时门限，在接收到链路切换指令后开始计时，开始计时，计时到系统配置的门限值时，再切换到备链路，通过备链路完成数据的发送。可以确保下级芯片有足够时间对齐到移位后的定界位置。

通过本实施例提出的Serdes中继芯片主备链路切换方法，能够保证从主链路切换到备链路之后，下级芯片不会出现数据定界错误，不会丢失对方芯片的发送数据。

实施例2

如图6所示，本实施例提出了Serdes中继芯片主备链路切换系统，包括Serdes接收模块、Serdes发送模块、切换决策单元以及与Serdes接收模块连接的主链路、备链路，还包括定界符位置检测单元、定界符位置差值计算单元、数据替换单元、无效数据产生单元、数据移位单元以及切换电路；

Serdes接收模块完成上级芯片数据的接收，并发送到主链路和备链路进行处理；而Serdes发送模块则是用于将处理后的数据发送到下级芯片；切换决策单元则是用于产生链路切换指令。

在接收到数据后会发送给主备链路进行处理，主备链路经过不同的处理流程以及不同的事件，按照数据位宽W bits送出数据，但由于主、备链路处理延时不一致，这就导致了定界符在主备链路上的位置不同。因此，本申请实施例采用了定界符位置检测单元来检测链路数据中定界符位置。

定界符位置差值计算单元则是根据定界符位置检测单元检测到的定界符位置，完成两者位置的差值计算，用于在后续数据移位单元中移位控制。

如果直接根据定界符位置差值计算单元计算的定界符位置差值对主链路数据进行移处理，仍然会导致数据丢失。因此为了避免丢失上下级芯片有效数据，在本实施例中，采用了无效数据生成单元，该单元根据切换决策单元产生的链路切换指令，生成无效数据用于后续数据替换单元的适用。

本实施例中，无效数据可以是全0数据，或是重复之前已发送的数据，或是用户配置的数据。无效数据将会被下级芯片丢弃，不会影响上下级芯片的正常数据传输。

数据替换单元，同时接收主链路数据与无效数据，通过无效数据来替换主链路中有效数据，需要注意的是，仅替换有效数据而不替换定界符。

在完成数据替换之后，在数据移位单元中，根据定界符位置差值计算单元计算的定界符位置差值来对替换后数据进行移位，本实施例中，移动的值等于主链路与备链路定界符位置的差值，此时，移位之后的数据中的定界符位置和备链路数据中定界符的位置一致。

切换电路，接收数据移位单元与备链路发送的数据，在未接到链路切换指令时，仍然持续发送主链路中移位后的数据至Serdes发送模块；在接收到链路切换指令时，则将备链路上数据发送到Serdes发送模块，由Serdes发送模块发送到下级芯片。

由于主链路数据发生移位之后，下级芯片会检测到定界符位置变化，会将主链路的数据进行错误处理，此时将会丢弃的时中继芯片发送的无效数据，经过一段时间之后，下级芯片会根据新的定界符位置进行数据块定界。鉴于实际芯片错误处理时间不统一，本实施例中，增加了可变计时单元。在接收到链路切换指令后开始计时，计时到系统配置的门限值，该单元切换电路，切换到备链路进行输出。

在一个实施例中，可以采用两个定界符位置检测单元，分别对应检测主链路和备链路的定界符位置，并分别发送给定界符位置差值计算单元；检测时，获取链路数据块长度与定界符标志，进而确定定界符位置。

本实施例提出的Serdes中继芯片主备链路切换系统根据主备链路定界符位置不同，计算位置差值来决定数据的移位，实现主备链路的定界符位置对齐，也能确保切换到备链路之后，下级芯片不会出现定界错误；同时采用无效数据来替换原主链路的有效数据能有效保护用户数据。为了进一步提升适配上下级芯片能力，设置的可变计时单元来控制链路的切换时间，保证下级芯片有足够时间对齐到移位后的定界位置。

需要说明的是，在本发明实施例的描述中，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，也可以通过中间媒介间接连接，或者是电路中的信号连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.Serdes中继芯片主备链路切换方法，其特征在于，包括：

获取主备链路中定界符位置差值；

链路切换时，生成无效数据替换主链路中有效数据，不替换定界符；

根据定界符位置差值对主链路替换后的数据以及定界符进行移位处理，完成主备链路定界符对齐；

将数据输出链路从主链路切换到备链路。

2.根据权利要求1所述的Serdes中继芯片主备链路切换方法，其特征在于，还包括配置计时门限，在接收到链路切换指令后开始计时，到达计时门限时，再将链路切换到备链路。

3.根据权利要求2所述的Serdes中继芯片主备链路切换方法，其特征在于，定界符位置差值获取方法为：分别检测主备链路中数据块长度以及定界符标记，确定定界符的位置，进而计算定界符位置差值。

4.根据权利要求1所述的Serdes中继芯片主备链路切换方法，其特征在于，所述无效数据为全0数据或重复之前已发送的数据或用户配置的数据。

5.根据权利要求1所述的Serdes中继芯片主备链路切换方法，其特征在于，在移位处理中，移动的值等于主链路与备链路定界符位置差值。

6.Serdes中继芯片主备链路切换系统，包括Serdes接收模块、Serdes发送模块、切换决策单元以及与Serdes接收模块连接的主链路、备链路，其特征在于，还包括定界符位置检测单元、定界符位置差值计算单元、数据替换单元、无效数据产生单元、数据移位单元以及切换电路；

定界符位置检测单元分别与主链路和备链路连接，用于检测两条链路中定界符位置，并发送子定界符位置差值计算单元；

定界符位置差值计算单元，用于根据定界符位置计算两条链路的定界符位置差值，并发送至数据移位单元；

无效数据产生单元，用于根据切换决策单元的链路切换指令产生无效数据并发送至数据替换单元；

数据替换单元，同时接收主链路数据与无效数据，并利用无效数据替换主链路数据，将替换后数据发送至数据移位单元；

数据移位单元，根据定界符位置差值对接收的数据进行移位处理，并将移位后数据发送给切换电路；

切换电路，接收数据移位单元与备链路发送的数据，并根据切换决策单元指令选择传输到Serdes发送模块发送到下级芯片。

7.根据权利要求6所述的Serdes中继芯片主备链路切换系统，其特征在于，还包括可变计时单元，配置有计时门限，设置在切换电路与切换决策单元之间；在接收到链路切换指令后开始计时，到达计时门限后，将链路切换指令下发到切换电路。

8.根据权利要求6所述的Serdes中继芯片主备链路切换系统，其特征在于，所述无效数据生成单元生成的无效数据为全0数据或重复之前已发送的数据或用户配置的数据。

9.根据权利要求6所述的Serdes中继芯片主备链路切换系统，其特征在于，数据替换单元在替换数据时仅替换主链路数据中有效数据，定界符不变。

10.根据权利要求6所述的Serdes中继芯片主备链路切换系统，其特征在于，包括两个定界符位置检测单元，分别对应检测主链路和备链路的定界符位置，并分别发送给定界符位置差值计算单元；检测时，获取链路数据块长度与定界符标志，进而确定定界符位置。