CN116643616A - 电流镜电路 - Google Patents

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Abstract

本发明提供了一种电路，该电路包括具有第一端子、第二端子和第三端子的第一晶体管，以及具有第一端子、第二端子和第三端子的第二晶体管。第一晶体管的第一端子包括电路的输入端子，第一晶体管的第二端子耦接到电源总线，并且第一晶体管传导第一电流。第一晶体管的第一端子包括电路的输出端子，第二晶体管的第二端子耦接到电源总线，并且第二晶体管的第三端子耦接到第一晶体管的第三端子。第二晶体管传导与第一电流成比例的第二电流，而基本上与第一晶体管和第二晶体管之间的距离无关。

Description

电流镜电路
背景技术
电流镜电路常常用于半导体集成电路诸如半导体存储器中。电流镜电路被广泛用于半导体集成电路中以复制在各种电路中使用的参考电流。常见用途是为运算放大器提供偏置电流。电流镜电路通常包括第一晶体管(有时称为“驱动器件”)，该第一晶体管传导已知的参考电流并产生偏置电压，该偏置电压被施加到传导“镜像电流”的第二晶体管(有时称为“镜像器件”)。通过调整驱动器件的尺寸与镜像器件的尺寸的比率，可以使所产生的镜像电流与参考电流成比例。
在一些情况下，驱动器件与镜像器件之间的距离可以是显著的。如果驱动器件和镜像器件共享公共电源总线，则电源总线中的寄生电阻可能导致所产生的镜像电流中的误差。
附图说明
类似编号的元件是指不同的图中的共同部件。
图1是描绘存储器系统的一个实施方案的框图。
图2是存储器管芯的一个实施方案的框图。
图3是三维存储器结构的一个实施方案的一部分的透视图。
图4A是常规电流镜电路的图。
图4B是另一个常规电流镜电路的图。
图5A是电流镜电路的一个实施方案的图。
图5B是电流镜电路的另一个实施方案的图。
图6是存储器管芯的一个实施方案的图。
具体实施方式
本发明描述了可用于在半导体集成电路诸如半导体存储器中产生镜像电流的电流镜电路的技术。
半导体存储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存存储器(例如，NAND型和NOR型闪存存储器)。
在半导体存储器中，电流镜电路通常被用于产生电流以读取和写入选定的存储器单元。半导体存储器通常包括被分成子阵列的存储器阵列，一些存储器芯片具有数千个子阵列，每个子阵列具有其自己的读取和写入电路以及电流镜器件。
在许多具体实施中，参考电流发生器和电流镜驱动器件位于存储器阵列之外。驱动器件产生偏置电压，该偏置电压被分配给每个存储器子阵列中的镜像器件。这导致驱动器件与多个镜像器件之间的大且可变的距离。如果驱动器件和镜像器件共享公共电源总线，则由于电源总线中的寄生电阻而导致的沿电源总线的电压差可能导致所产生的镜像电流中的误差。
因此，由各种存储器子阵列中的镜像器件产生的电流可能具有与期望电流值相差不可接受的大误差。本发明描述了用于提供电流镜电路的技术，所述电流镜电路产生与参考电流成比例的镜像电流，而基本上与驱动器件和镜像器件之间的沿电源总线的电压差无关。此外，所描述的电流镜电路产生与参考电流成比例的镜像电流，而基本上与驱动器件和镜像器件之间的距离无关。
图1是实现所述技术的存储器系统100的一个实施方案的框图。在一个实施方案中，存储器系统100是SSD。存储器系统100也可以是存储卡、USB驱动器或其他类型的存储器系统。本发明的技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，该主机可以是计算机、服务器、电子设备(例如，智能电话、平板电脑或其他移动设备)、器具或使用存储器并具有数据处理能力的另一装置。在一些实施方案中，主机102与存储器系统100分离但连接到该存储器系统。在其他实施方案中，存储器系统100嵌入主机102内。
图1中描绘的存储器系统100的部件为电子电路。存储器系统100包括连接到一个或多个存储器管芯106和本地高速易失性存储器108(例如，DRAM)的控制器104。所述一个或多个存储器管芯106各自包括多个非易失性存储器单元。下面提供了关于每个存储器管芯106的结构的更多信息。控制器104使用本地高速易失性存储器108来执行某些功能。
控制器104包括连接到主机102并与其通信的主机接口110。在一个实施方案中，主机接口110提供PCIe接口。也可以使用其他接口，诸如SCSI、SATA等。主机接口110还连接到片上网络(NOC)112，该NOC是集成电路上的通信子系统。在其他实施方案中，NOC 112可以被总线替换。处理器114、ECC引擎116、存储器接口118、DRAM控制器120和硬件加速器122连接到NOC 112并与其通信。
处理器114执行各种控制器存储器操作，诸如编程、擦除、读取以及存储器管理过程。在一个实施方案中，处理器114由固件编程。在其他实施方案中，处理器114是不具有任何软件的定制的专用硬件电路。在一个实施方案中，处理器114还将转换模块实现为软件/固件过程或作为专用硬件电路。
在一个实施方案中，ECC引擎116执行错误校正。例如，ECC引擎116根据实现的ECC技术执行数据编码和解码。在一个实施方案中，ECC引擎116是由软件编程的电子电路。例如，ECC引擎116可以是可被编程的处理器。在其他实施方案中，ECC引擎116是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ECC引擎116的功能由处理器114实现。
在一个实施方案中，存储器接口118与一个或多个存储器管芯106通信。在一个实施方案中，存储器接口118提供切换模式接口。也可以使用其他接口。在一些示例性具体实施中，存储器接口118(或控制器104的另一部分)实现用于向一个或多个存储器管芯传输数据以及从一个或多个存储器管芯接收数据的调度器和缓冲器。
在一个实施方案中，DRAM控制器120用于操作本地高速易失性存储器108(例如，DRAM)并与其通信。在其他实施方案中，本地高速易失性存储器108可以是SRAM或另一种类型的易失性存储器。
图2是存储器管芯200的一个实施方案的功能框图。图1的一个或多个存储器管芯106中的每个存储器管芯可实现为图2的存储器管芯200。图2中描绘的部件是电子电路。在一个实施方案中，每个存储器管芯200包括存储器结构202、控制电路204和读/写电路206。存储器结构202可经由行解码器208由字线来寻址，并且经由列解码器210由位线来寻址。
在一个实施方案中，读/写电路206包括多个感测块212(包括SB1、SB2、...、SBp(感测电路))并且允许多个存储器单元中的一个(或多个)数据页面被并行读取或并行编程(写入)。在一个实施方案中，每个感测块212包括感测放大器和连接到位线的一组锁存器。锁存器存储要写入的数据和/或已读取的数据。在一个实施方案中，每个感测块212的感测放大器包括位线驱动器。在一个实施方案中，命令和数据经由线路214在控制器104与存储器管芯200之间传输。在一个实施方案中，存储器管芯200包括连接到线路214的一组输入和/或输出(I/O)引脚。
在一个实施方案中，控制电路204与读/写电路206协作以在存储器结构202上执行存储器操作(例如，写入、读取、擦除等)。在一个实施方案中，控制电路204包括状态机216、片上地址解码器218和功率控制模块220。
在一个实施方案中，状态机216提供存储器操作的管芯级控制。在一个实施方案中，状态机216可由软件编程。在其他实施方案中，状态机216不使用软件并且完全地在硬件(例如，电子电路)中实现。在一些实施方案中，状态机216可以被微控制器或微处理器替换。在一个实施方案中，控制电路204包括缓冲器，诸如寄存器、ROM熔丝和用于存储默认值(诸如基极电压和其他参数)的其他存储设备。
片上地址解码器218提供控制器104所用的地址与行解码器208和列解码器210所用的硬件地址之间的地址接口。功率控制模块220控制在存储器操作期间提供给字线和位线的功率和电压。功率控制模块220可包括用于产生电压的电荷泵。
功率控制模块220还可包括电流镜驱动电路，该电流镜驱动电路用于产生提供给存储器管芯200上的其他电路的电流镜偏置电压。例如，功率控制模块220可包括电流镜驱动电路，该电流镜驱动电路将电流镜偏执电压提供给存储器结构202、控制电路204、读/写电路206、行解码器208、列解码器210、感测块212和/或存储器管芯200上的其他电路中的一者或多者中的电流镜器件。
出于本文档的目的，控制电路204、读/写电路206、行解码器208和列解码器210包括用于存储器结构202的控制电路。在其他实施方案中，支持存储器结构202并在其上工作的其他电路可被称为控制电路。例如，在一些实施方案中，控制器104可作为控制电路工作或者可以是控制电路的一部分。控制电路也可以实现为微处理器或被硬连线或编程以执行本文所述的功能的其他类型的处理器。
在一个实施方案中，存储器结构202是非易失性存储器单元的三维存储器阵列。在一个实施方案中，存储器结构202是单片三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构202可以是任何类型的非易失性存储器，该非易失性存储器形成在具有设置在硅(或其他类型的)衬底上方的有源区域的存储器单元阵列的一个或多个物理级中。在一个示例中，存储器结构202的非易失性存储器单元包括具有诸如所述的电荷俘获材料的垂直NAND串。NAND串包括由沟道连接的存储器单元。
在另一个实施方案中，存储器结构202包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的NAND闪存存储器单元。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。
在另一个实施方案中，存储器结构202包括存储器阵列(二维或三维)，该存储器阵列包括多个存储器子阵列，其中每个存储器子阵列包括多个非易失性存储器单元。
包括在存储器结构202中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器单元技术可用于形成存储器结构202。出于本文所述的新技术的目的，不需要特定的非易失性存储器技术。
用于存储器结构202的存储器单元的合适技术的其他示例包括ReRAM存储器、磁阻存储器(MRAM)、相变存储器(PCM)等。用于存储器结构202的架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等。
交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。
基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。
MRAM使用磁存储元件存储数据。磁存储元件由两个被薄绝缘层隔开的铁磁板形成，每个铁磁板可保持磁化。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。
相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方案使用GeTe-Sb2Te3超晶格以通过简单地用激光脉冲(或来自另一个源的光脉冲)改变锗原子的配位状态来实现非热相变。因此，编程的剂量是激光脉冲。可通过阻止存储器单元接收光来抑制存储器单元编程。
本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术范围内的许多相关的存储器结构。
图3是包括存储器结构202的三维存储器阵列的一个实施方案的一部分的透视图。在一个实施方案中，存储器结构202包括多个非易失性存储器单元。例如，图3示出了存储器单元的一个块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。例如，介电层之一被标记为D，并且导电层(也称为字线层)之一被标记为W。
交替的介电层和导电层的数量可基于具体实施要求而变化。一组实施方案包括108-300个交替的介电层和导电层。一个示例性实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可以使用多于或少于108-300个层。在一个实施方案中，交替的介电层和导电层被局部互连件LI分成四个区域。图3示出了两个区域和两个局部互连件LI。
源线层SL位于交替的介电层和字线层下方。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图3中，介电层被描绘为透视图，使得读者可以看到定位在交替的介电层和导电层的堆叠中的存储器孔。
在一个实施方案中，通过用包括电荷俘获材料的材料填充存储器孔以创建存储器单元的竖直列(也称为存储器列)来形成NAND串。在一个实施方案中，每个存储器单元可以存储一个或多个数据位。在一个实施方案中，每个存储器孔MH与位线BL中的对应一者相关联并耦接到其上。在一个实施方案中，每个位线BL耦接到一个或多个存储器孔MH。
图4A描绘了常规电流镜电路400a的图，其具有输入端子in1、输出端子out1、第一晶体管M1和第二晶体管M2。在所描绘的示例中，第一晶体管M1和第二晶体管M2各自为n沟道晶体管。第一晶体管M1具有第一(例如，漏极)端子d1、第二(例如，源极)端子s1和第三(例如，控制或栅极)端子g1。第二晶体管M2具有第一(例如，漏极)端子d2、第二(例如，源极)端子s2和第三(例如，控制或栅极)端子g2。
为方便起见，第一晶体管M1的第一端子d1、第二端子s1和第三端子g1在本文中也将分别称为第一晶体管M1的漏极d1、源极s1和栅极g1。同样，第二晶体管M2的第一端子d2、第二端子s2和第三端子g2在本文中也将分别称为第二晶体管M2的漏极d2、源极s2和栅极g2。
第一晶体管M1的漏极d1耦接到输入端子in1、第一晶体管M1的栅极g1和第二晶体管M2的栅极g2。第二晶体管M2的漏极d2耦接到输出端子out1。第一晶体管M1的源极s1和第二晶体管M2的源极s2均耦接到第一电源(例如，GND)。输入端子in1接收输入参考电流IREF，在此描绘为耦接到第二电源(例如，VDD)的理想电流源。如图4A所示配置的漏极d1和栅极g1耦接在一起的第一晶体管M1通常被称为二极管连接晶体管。
在操作中，参考电流IREF流过二极管连接第一晶体管M1。第一晶体管M1的漏极d1和栅极g1处于相同的电压Vgs1，即第一晶体管M1的栅极-源极电压Vgs1。将第一晶体管M1的栅极g1耦接到第二晶体管M2的栅极g2的导体在图4A中标记为B1。没有电流流过导体B1，因此第二晶体管M2的栅极g2也处于电压Vgs1。因此，第二晶体管M2的栅极-源极电压Vgs2等于第一晶体管M1的栅极-源极电压Vgs1：
Vgs2＝Vgs1 (1)
如果第一晶体管M1和第二晶体管M2具有相等的尺寸并且具有相等的栅极-源极电压，则第二晶体管M2传导等于(一阶)参考电流IREF的输出电流IM：
IM＝IREF (2)
就这一点而言，输出电流IM“镜像”参考电流IREF，并且在本文中也称为镜像电流IM。因此，第一晶体管M1有时被称为“驱动器件”，并且第二晶体管M2有时被称为“镜像器件”，这两个术语也将在剩余的讨论中使用。
通过使镜像器件M2的尺寸相对于驱动器件M1的尺寸成比例，可以使输出电流IM与参考电流IREF成比例。例如，如果驱动器件M1具有宽度W1和长度L，并且镜像器件M2具有宽度W2和相同的长度L，则输出电流IM可以如下表示：
例如，如果W2＝W1，则IM＝IREF，或者，如果W2＝2W1，则IM＝2IREF，依此类推。
为了将镜像电流IM复制到集成电路管芯上的多个电路，总线B1可以在整个管芯上穿设到镜像器件M2的多个实例，每个实例具有耦接到总线B1的栅极g2和耦接到GND的源极s2，并且每个实例根据需要缩放以提供与参考电流IREF成比例的镜像电流。由于基本上没有电流流过总线B1，因此总线B1上的电压在整个管芯中基本上保持恒定在Vgs1。
如果驱动器件M1和特定的镜像器件M2彼此靠近定位，则电流镜电路400a表现良好，并且镜像电流IM与参考电流IREF紧密匹配。然而，如果驱动器件M1和特定的镜像器件M2彼此不靠近定位，则匹配电流的能力可能变差。
例如，驱动器件M1可位于定位在集成电路管芯(例如，存储器管芯)的一部分中的驱动电路中，并且特定的镜像器件M2可相对远离驱动器件M1定位(例如，在相对远离驱动电路的存储器子阵列中)。
图4B描绘了这样的场景。具体地，图4B描绘了电流镜电路400b的图，其类似于图4A的电流镜电路400a。然而，在该实施方案中，驱动器件M1驱动多个镜像器件M21、M22、...、M2n，这些镜像器件均共享公共电源总线(例如，接地总线GB)。每个镜像器件M21、M22、...、M2n具有分别耦接到接地总线GB的对应的源极s21、s22、...、s2n，以及分别耦接到总线B1的对应的栅极g21、g22、...、g2n，并且各自分别提供对应的镜像电流IM1、IM2、...、IMn。
在一个实施方案中，每个镜像器件M21、M22、...、M2n位于距驱动器件M1不同的距离处。例如，存储器管芯通常包括大量存储器子阵列，每个存储器子阵列位于距驱动电路不同的距离处，并且每个存储器子阵列包括对应的镜像器件(例如，镜像器件M21、M22、...、M2n中的对应一者)。
在这样的实施方案中，一些镜像器件(例如，M21)位于驱动器件M1附近，而其他镜像器件(例如，M2n)相对远离驱动器件M1定位。因此，驱动器件M1的源极s2分别与每个镜像器件M21、M22、...、M2n的源极s21、s22、...、s2n之间的接地总线GB中的电阻R1、R2、...、Rn可以是显著的，特别是对于距驱动器件M1相对较大距离定位的镜像器件(例如，M2n)而言。
如上所述，总线B1的电压通过管芯基本上保持恒定在Vgs1。然而，作为接地总线GB电阻R1、R2、...、Rn的结果，驱动器件M1和每个镜像器件M21、M22、...、M2n的栅极-源极电压不再相等。例如，Vgs2n可以表示为：
Vgs2n＝Vgs1–(ISTRAYRT+IM1R1+IM2(R2+R1)+...+IMnRT) (4)
其中IMn为镜像器件M2n的镜像电流，ISTRAY表示在接地总线GB中流动的任何不相关的电流，并且RT为驱动器件M1的源极s1与镜像器件M2n的源极s2n之间的接地总线GB中的总电阻。例如，RT＝R1+R2+...Rn。
因此，Vgs2n小于Vgs1，并且在一些情况下Vgs2n与Vgs1之间的差值可以大约100mV-200mV或更大。因此，镜像电流IMn不匹配参考电流IREF：
IMn≠IREF (5)
实际上，在一些情况下，所产生的镜像电流IMn中的误差可能是百分之几十。此误差大小对于许多集成电路应用来说是不可接受的，诸如在存储器电路应用中。
此外，由于驱动器件M1的源极s1分别与对应的镜像器件M21、M22、...、M2n的源极s21、s22、...、s2n之间的总接地总线GB电阻RT将彼此不同，因此据称“匹配”的镜像电流IM1、IM2、...、IMn将基于驱动器件M1分别与每个镜像器件M21、M22、...、M2n之间的距离而各不相同，这在许多情况下是不可接受的，诸如在存储器电路应用中。
本发明描述了可减小电源总线(例如，GND、VDD、VSS或其他类似电源总线)电阻对电流镜输出电流的影响的电流镜电路的技术。图5A是电流镜电路500a的一个实施方案，其具有输入端子in1a、输出端子out1a、第一晶体管M1a、第二晶体管M2a、第三晶体管M3a和第四晶体管M4a。在所描绘的示例中，第一晶体管M1a和第二晶体管M2a各自为第一极性类型(例如，n沟道晶体管)，并且第三晶体管M3a和第四晶体管M4a各自为不同于第一极性类型的第二极性类型(例如，p沟道晶体管)。
第一晶体管M1a具有第一(例如，漏极)端子d1a、第二(例如，源极)端子s1a和第三(例如，控制或栅极)端子g1a。第二晶体管M2a具有第一(例如，漏极)端子d2a、第二(例如，源极)端子s2a和第三(例如，控制或栅极)端子g2a。第三晶体管M3a具有第一(例如，漏极)端子d3a、第二(例如，源极)端子s3a和第三(例如，控制或栅极)端子g3a。第四晶体管M4a具有第一(例如，漏极)端子d4a、第二(例如，源极)端子s4a和第三(例如，控制或栅极)端子g4a。
为方便起见，第一晶体管M1a的第一端子d1a、第二端子s1a和第三端子g1a在本文中也将分别称为第一晶体管M1a的漏极d1a、源极s1a和栅极g1a。同样，第二晶体管M2a的第一端子d2a、第二端子s2a和第三端子g2a在本文中也将分别称为第二晶体管M2a的漏极d2a、源极s2a和栅极g2a。类似地，第三晶体管M3a的第一端子d3a、第二端子s3a和第三端子g3a在本文中也将分别称为第三晶体管M3a的漏极d3a、源极s3a和栅极g3a。另外，第四晶体管M4a的第一端子d4a、第二端子s4a和第三端子g4a在本文中也将分别称为第四晶体管M4的漏极d4、源极s4和栅极g4。
第一晶体管M1a的漏极d1a耦接到输入端子in1a、第一晶体管M1a的栅极g1a和第二晶体管M2a的栅极g2a。第二晶体管M2a的漏极d2a耦接到输出端子out1a。如图5A所示配置的漏极d1a和栅极g1a耦接在一起的第一晶体管M1a通常被称为二极管连接晶体管。
第三晶体管M3a的漏极d3a耦接到第一电源总线(例如，接地总线GB)、第三晶体管M3a的栅极g3a和第四晶体管M4a的栅极g4a。第四晶体管M4a的漏极d4a耦接到接地总线GB。如图5A所示配置的漏极d3a和栅极g3a耦接在一起的第三晶体管M3a通常被称为二极管连接晶体管。接地总线GB中的电阻表示为Rg。在一个实施方案中，第三晶体管M3a的漏极d3a耦接到接地总线GB的第一位置，并且第四晶体管M4a的漏极d4a耦接到不同于接地总线GB的第一位置的第二位置。
第一晶体管M1a的源极s1a耦接到第三晶体管M3a的源极s3a，并且第二晶体管M2a的源极s2a耦接到第四晶体管M4a的源极s4a。输入端子in1a接收输入参考电流IREF，在此描绘为耦接到第二电源(例如，VDD)的理想电流源。
在操作中，参考电流IREF流过二极管连接第一晶体管M1a和二极管连接第三晶体管M3a。第三晶体管M3a的漏极d3a和栅极g3a处于相同的电压Vg3a。在图5A的实施方案中，第三晶体管M3a的漏极d3a和栅极g3a耦接到接地总线GB，因此电压Vg3a处于GND(例如，Vg3a＝0V)。
将第三晶体管M3a的栅极g3a耦接到第四晶体管M4a的栅极g4a的导体在图5A中标记为GBQ。导体GBQ在本文中也称为“静默接地总线”GBQ。没有电流流过静默接地总线GBQ，因此第四晶体管M4a的栅极g4a处于与第三晶体管M3a的栅极g3a处的电压Vg3a基本上相同的电压Vg4a。在图5A的实施方案中，电压Vg4a处于GND(例如，Vg4a＝0V)。
第三晶体管M3a的源极s3a处于电压Vs3a，该电压可以表示为：
Vs3a＝VON3+|Vtp| (6)
其中VON3为第三晶体管M3a的导通电压，并且Vtp为p沟道第三晶体管M3a的阈值电压。第一晶体管M1a的源极s1a处于电压Vs1a并耦接到第三晶体管M3a的源极s3a。因此，电压Vs1a等于电压Vs3a：
Vs1a＝Vs3a (7)
如上所述，第三晶体管M3a的栅极g3a和第四晶体管M4a的栅极g4a处于基本上相同的电压Vg3a。由于处于饱和状态的MOS晶体管的源极电压是漏极电压的极弱函数，因此第四晶体管M4a的源极s4a处于与第三晶体管M3a的源极s3a处的电压Vs3a基本上相同的电压Vs4a：
Vs4a≈Vs3a (8)
不希望受任何特定理论的约束，据信即使由于接地总线GB电阻Rg两端的电压降而导致的第四晶体管M4a的漏极d4a与第三晶体管M3a的漏极d3a之间的几百毫伏的电压差导致源极电压Vs3a和Vs4a的非常小的差值，这主要是由于第三晶体管M3a和第四晶体管M4a在饱和区中工作。
第二晶体管M2a的源极s2a处于电压Vs2a并耦接到第四晶体管M4a的源极s4a。因此，第二晶体管M2a的源极s2a处的电压Vs2a等于第四晶体管M4a的源极s4a处的电压Vs4a：
Vs2a＝Vs4a (9)
因此，根据公式(7)–(9)，第二晶体管M2a的源极s2a和第一晶体管M1a的源极s1a处于基本上相同的电压：
Vs2a≈Vs1a (10)
在一个实施方案中，尽管在第三晶体管M3a的漏极d3a与第四晶体管M4a的漏极d4a之间的接地总线GB中存在电压降，但Vs2a与Vs1a之间的差值的绝对值小于约5％。在另一个实施方案中，尽管在第三晶体管M3a的漏极d3a与第四晶体管M4a的漏极d4a之间的接地总线GB中存在电压降，但Vs2a与Vs1a之间的差值的绝对值小于约2％。在又一个实施方案中，尽管在第三晶体管M3a的漏极d3a与第四晶体管M4a的漏极d4a之间的接地总线GB中存在电压降，但Vs2a与Vs1a之间的差值的绝对值小于约1％。
第一晶体管的栅极g1a处于电压Vg1a，该电压可以表示为：
Vg1a＝VON1+Vtn+Vs3a (11)
其中VON1为第一晶体管M1a的导通电压，并且Vtn为n沟道第一晶体管M1a的阈值电压。将公式(6)代入公式(11)，电压Vg1a可以表示为：
Vg1a＝VON1+Vtn+VON3+|Vtp| (12)
将第一晶体管M1a的栅极g1a耦接到第二晶体管M2a的栅极g2a的导体在图5A中标记为Ba。没有电流流过导体Ba，因此第二晶体管M2a的栅极g2a也处于电压Vg1a。因此，第一晶体管M1a的栅极-源极电压Vgs1a基本上等于第二晶体管M2a的栅极-源极电压Vgs2a：
Vgs1a＝Vgs2a (13)
因此，如果第一晶体管M1a和第二晶体管M2a具有相等的尺寸，则第二晶体管M2a传导基本上等于参考电流IREF的输出电流IMn：
IMn＝IREF (14)
就这一点而言，输出电流IMn“镜像”参考电流IREF，并且在本文中也称为镜像电流IMn。
遵循上文关于图4A的电流镜电路400a所述的类似术语，图5A的电流镜电路500a的第一晶体管M1a、第二晶体管M2a、第三晶体管M3a和第四晶体管M4a在本文中也分别称为“第一驱动器件M1a”、“第一镜像器件M2a”、“第二驱动器件M3a”和“第二镜像器件M4a”。
通过分别使第一镜像器件M2a和第二镜像器件M4a的尺寸相对于第一驱动器件M1a和第二驱动器件M3a的尺寸成比例，可以使输出电流IMn与参考电流IREF成比例。
例如，如果第一驱动器件M1a具有宽度W1和长度L，第一镜像器件M2a具有宽度W2和长度L，第二驱动器件M3a具有宽度W3和长度L，并且第二镜像器件M4a具有宽度W4和长度L，并且如果W2/W1＝W4/W3，则输出电流IMn可以如下表示：
例如，如果W2＝W1，则IMn＝IREF。另选地，如果W2＝2W1，则IMn＝2×IREF，依此类推。
为了将镜像电流IMn复制到集成电路管芯上的多个电路，总线Ba和静默接地总线GBQ可以在整个管芯中穿设到第一镜像器件M2a和第二镜像器件M4a的多个实例，所述实例根据需要缩放以提供与电流IREF成比例的镜像电流。由于基本上没有电流流过总线Ba，因此总线Ba上的电压在整个管芯中基本上保持恒定在Vg1a。就这一点而言，第一驱动器件M1a在总线Ba上提供第一偏置电压Vg1a。同样，由于基本上没有电流流过静默接地总线GBQ，因此静默接地总线GBQ上的电压在整个管芯中基本上保持恒定在Vg3a。就这一点而言，第二驱动器件M3a在静默接地总线GBQ上提供不同于第一偏置电压Vg1a的第二偏置电压Vg3a。
因此，不希望受任何特定理论的约束，据信尽管由于接地总线GB中的电阻Rg而导致整个管芯中第二镜像器件M4a的所有实例上的漏极d4a处的电压变化，但第一镜像器件M2a的所有实例上的栅极-源极电压将在整个管芯中基本上相同(对于1:1比例的镜像器件)，因此，所有镜像电流IMn将在整个管芯中基本上相同(对于1:1比例的镜像器件)，而与第一驱动器件M1a和第一镜像器件M2a之间的沿电源总线的电压差无关。
此外，不希望受任何特定理论的约束，据信尽管由于接地总线GB中的电阻Rg而导致整个管芯中第二镜像器件M4a的所有实例上的漏极d4a处的电压变化，但第一镜像器件M2a实例上的栅极-源极电压将在整个管芯中基本上相同(对于1:1比例的镜像器件)，因此，所有镜像电流IMn将在整个管芯中基本上相同(对于1:1比例的镜像器件)，而与第一驱动器件M1a和第一镜像器件M2a之间的距离无关。
尽管图5A的示例性电流镜电路500a被配置有耦接到接地总线GB的第二驱动器件M3a的漏极d3a和第二镜像器件M4a的漏极d4a，但如果接地总线GB另选地是耦接到负电源(例如，VSS＝-1.7V)的负电源总线，则同样的原理适用。
图5B是可减小电源总线电阻对电流镜输出电流的影响的电流镜电路的另一个实施方案。具体地，电流镜电路500b具有输入端子in1b、输出端子out1b、第一晶体管M1b、第二晶体管M2b、第三晶体管M3b和第四晶体管M4b。在所描绘的示例中，第一晶体管M1b和第二晶体管M2b各自具有第一导电类型(例如，p沟道晶体管)，并且第三晶体管M3b和第四晶体管M4b各自具有不同于第一导电类型的第二导电类型(例如，n沟道晶体管)。
第一晶体管M1b具有第一(例如，漏极)端子d1b、第二(例如，源极)端子s1b和第三(例如，控制或栅极)端子g1b。第二晶体管M2b具有第一(例如，漏极)端子d2b、第二(例如，源极)端子s2b和第三(例如，控制或栅极)端子g2b。第三晶体管M3b具有第一(例如，漏极)端子d3b、第二(例如，源极)端子s3b和第三(例如，控制或栅极)端子g3b。第四晶体管M4b具有第一(例如，漏极)端子d4b、第二(例如，源极)端子s4b和第三(例如，控制或栅极)端子g4b。
为方便起见，第一晶体管M1b的第一端子d1b、第二端子s1b和第三端子g1b在本文中也将分别称为第一晶体管M1b的漏极d1b、源极s1b和栅极g1b。同样，第二晶体管M2b的第一端子d2b、第二端子s2b和第三端子g2b在本文中也将分别称为第二晶体管M2b的漏极d2b、源极s2b和栅极g2b。类似地，第三晶体管M3b的第一端子d3b、第二端子s3b和第三端子g3b在本文中也将分别称为第三晶体管M3b的漏极d3b、源极s3b和栅极g3b。另外，第四晶体管M4b的第一端子d4b、第二端子s4b和第三端子g4b在本文中也将分别称为第四晶体管M4的漏极d4、源极s4和栅极g4。
第一晶体管M1b的漏极d1b耦接到输入端子in1b、第一晶体管M1b的栅极g1b和第二晶体管M2b的栅极g2b。第二晶体管M2b的漏极d2b耦接到输出端子out1b。如图5B所示配置的漏极d1b和栅极g1b耦接在一起的第一晶体管M1b通常被称为二极管连接晶体管。
第三晶体管M3b的漏极d3b耦接到第二电源总线(例如，正电源总线PB)、第三晶体管M3b的栅极g3b和第四晶体管M4b的栅极g4b。第四晶体管M4b的漏极d4b耦接到正电源总线PB，该正电源总线耦接到第二电源VDD。如图5B所示配置的漏极d3b和栅极g3b耦接在一起的第三晶体管M3b通常被称为二极管连接晶体管。电源总线PB中的电阻表示为Rp。在一个实施方案中，第三晶体管M3b的漏极d3b耦接到正电源总线PB的第一位置，并且第四晶体管M4b的漏极d4b耦接到不同于正电源总线PB的第一位置的第二位置。
第一晶体管M1b的源极s1b耦接到第三晶体管M3b的源极s3b，并且第二晶体管M2b的源极s2b耦接到第四晶体管M4b的源极s4b。输入端子in1b接收输入参考电流IREF，在此描绘为耦接到第一电源GND的理想电流源。
在操作中，参考电流IREF流过二极管连接第一晶体管M1b和二极管连接第三晶体管M3b。第三晶体管M3b的漏极d3b和栅极g3b处于相同的电压Vg3b。在图5B的实施方案中，第三晶体管M3b的漏极d3b和栅极g3b耦接到正电源总线PB，因此电压Vg3b处于VDD(例如，Vg3b＝1.7V)。
将第三晶体管M3b的栅极g3b耦接到第四晶体管M4b的栅极g4b的导体在图5B中标记为PBQ。导体PBQ在本文中也称为“静默电源总线”PBQ。没有电流流过静默电源总线PBQ，因此第四晶体管M4b的栅极g4b处于与第三晶体管M3b的栅极g3b处的电压Vg3b基本上相同的电压Vg4b。在图5B的实施方案中，电压Vg4b处于VDD(例如，Vg4a＝1.7V)。
第三晶体管M3b的源极s3b处于电压Vs3b，该电压可以表示为：
Vs3b＝VDD-(VON3+Vtn) (16)
其中VON3为第三晶体管M3b的导通电压，并且Vtn为n沟道第三晶体管M3b的阈值电压。第一晶体管M1b的源极s1b处于电压Vs1b并耦接到第三晶体管M3b的源极s3b。因此，电压Vs1b等于电压Vs3b：
Vs1b＝Vs3b (17)
如上所述，第三晶体管M3b的栅极g3b和第四晶体管M4b的栅极g4b处于基本上相同的电压Vg3b。由于处于饱和状态的MOS晶体管的源极电压是漏极电压的极弱函数，因此第四晶体管M4b的源极s4b处于与第三晶体管M3b的源极s3b处的电压Vs3b基本上相同的电压Vs4b：
Vs4b≈Vs3b (18)
不希望受任何特定理论的约束，据信即使由于正电源总线PB电阻Rp两端的电压降而导致的第四晶体管M4b的漏极d4b与第三晶体管M3b的漏极d3b之间的几百毫伏的电压差导致源极电压Vs3b和Vs4b的非常小的差值，这主要是由于第三晶体管M3b和第四晶体管M4b在饱和区中工作。
第二晶体管M2b的源极s2b处于电压Vs2b并耦接到第四晶体管M4b的源极s4b。因此，第二晶体管M2b的源极s2b处的电压Vs2b等于第四晶体管M4b的源极s4b处的电压Vs4b：
Vs2b＝Vs4b (19)
因此，根据公式(17)–(19)，第二晶体管M2b的源极s2b和第一晶体管M1b的源极s1b处于基本上相同的电压：
Vs2b≈Vs1b (20)
在一个实施方案中，尽管在第三晶体管M3b的漏极d3b与第四晶体管M4b的漏极d4b之间的正电源总线PB中存在电压降，但Vs2b与Vs1b之间的差值的绝对值小于约5％。在另一个实施方案中，尽管在第三晶体管M3b的漏极d3b与第四晶体管M4b的漏极d4b之间的正电源总线PB中存在电压降，但Vs2b与Vs1b之间的差值的绝对值小于约2％。在又一个实施方案中，尽管在第三晶体管M3b的漏极d3b与第四晶体管M4b的漏极d4b之间的正电源总线PB中存在电压降，但Vs2b与Vs1b之间的差值的绝对值小于约1％。
第一晶体管的栅极g1b处于电压Vg1b，该电压可以表示为：
Vg1b＝Vs1b-(VON1+|Vtp|) (21)
其中VON1为第一晶体管M1b的导通电压，并且Vtp为p沟道第一晶体管M1b的阈值电压。将公式(16)代入公式(21)，电压Vg1b可以表示为：
Vg1b＝VDD-(VON3+Vtn+VON1+|Vtp|) (22)
将第一晶体管M1b的栅极g1b耦接到第二晶体管M2b的栅极g2b的导体在图5B中标记为Bb。没有电流流过导体Bb，因此第二晶体管M2b的栅极g2b也处于电压Vg1b。因此，第一晶体管M1b的源极-栅极电压Vsg1b基本上等于第二晶体管M2b的源极-栅极电压Vsg2b：
Vsg1b＝Vsg2b (23)
如果第一晶体管M1b和第二晶体管M2b具有相等的尺寸，则第二晶体管M2b传导基本上等于参考电流IREF的输出电流IMp：
IMp＝IREF (24)
就这一点而言，输出电流IMp“镜像”参考电流IREF，并且在本文中也称为镜像电流IMp。
遵循上文关于图4A的电流镜电路400a所述的类似术语，图5B的电流镜电路500b的第一晶体管M1b、第二晶体管M2b、第三晶体管M3b和第四晶体管M4b在本文中也分别称为“第一驱动器件M1b”、“第一镜像器件M2b”、“第二驱动器件M3b”和“第二镜像器件M4b”。
通过分别使第一镜像器件M2b和第二镜像器件M4b的尺寸相对于第一驱动器件M1b和第二驱动器件M3b的尺寸成比例，可以使输出电流IMp与参考电流IREF成比例。
例如，如果第一驱动器件M1b具有宽度W1和长度L，第一镜像器件M2b具有宽度W2和长度L，第二驱动器件M3b具有宽度W3和长度L，并且第二镜像器件M4b具有宽度W4和长度L，并且如果W2/W1＝W4/W3，则输出电流IMp可以如下表示：
例如，如果W2＝W1，则IMp＝IREF，如果W2＝2W1。另选地，如果IMp＝2×IREF，依此类推。
为了将镜像电流IMp复制到集成电路管芯上的多个电路，总线Bb和静默电源总线PBQ可以在整个管芯中穿设到第一镜像器件M2b和第二镜像器件M4b的多个实例，所述实例根据需要缩放以提供与参考电流IREF成比例的镜像电流。由于基本上没有电流流过总线Bb，因此总线Bb上的电压在整个管芯中基本上保持恒定在Vg1b。就这一点而言，第一驱动器件M1b在总线Bb上提供第一偏置电压Vg1b。同样，由于基本上没有电流流过静默电源总线PBQ，因此静默电源总线PBQ上的电压在整个管芯中基本上保持恒定在Vg3b。就这一点而言，第二驱动器件M3b在静默电源总线PBQ上提供不同于第一偏置电压Vg1b的第二偏置电压Vg3b。
因此，不希望受任何特定理论的约束，据信尽管由于正电源总线PB中的电阻Rp而导致整个管芯中第二镜像器件M4b的所有实例上的漏极d4b处的电压变化，但第一镜像器件M2b的所有实例上的源极-栅极电压将在整个管芯中基本上相同(对于1:1比例的镜像器件)，因此，所有镜像电流IMp将在整个管芯中基本上相同(对于1:1比例的镜像器件)，而与第一驱动器件M1b和第一镜像器件M2b之间的沿电源总线的电压差无关。
此外，不希望受任何特定理论的约束，据信尽管由于正电源总线PB中的电阻Rp而导致整个管芯中第二镜像器件M4b的所有实例上的漏极d4b处的电压变化，但第一镜像器件M2b的所有实例上的源极-栅极电压将在整个管芯中基本上相同(对于1:1比例的镜像器件)，因此，所有镜像电流IMp将在整个管芯中基本上相同(对于1:1比例的镜像器件)，而与第一驱动器件M1b和第一镜像器件M2b之间的距离无关。
图6是存储器管芯600的一个实施方案的图。图1的一个或多个存储器管芯106中的每个存储器管芯可实现为图6的存储器管芯600。存储器管芯600包括电流镜驱动电路602和存储器阵列604。电流镜驱动电路602耦接到电源总线(例如，接地总线GB)，并且包括被配置为提供第一偏置电压VBa的第一驱动器件M1a，以及被配置为提供不同于第一偏置电压VBa的第二偏置电压VBQ的第二驱动器件M3a。第一驱动器件M1a和第二驱动器件M3a传导第一电流IREF。
在一个实施方案中，存储器阵列604包括多个子阵列6061、6062、6063、...、606n，每个子阵列6061、6062、6063、...、606n包括分别耦接到第一偏置电压的对应的第一镜像器件M2a1、M2a2、M2a3、...、M2an，以及分别耦接到第二偏置电压和接地总线GB的对应的第二镜像器件M4a1、M4a2、M4a3、...、M4an。
在一个实施方案中，每个第一镜像器件M2a1、M2a2、M2a3、...、M2an和第二镜像器件M4a1、M4a2、M4a3、...、M4an分别传导对应的第二电流IMn1、IMn2、IMn3、...、IMnn。在一个实施方案中，子阵列6061、6062、6063、...、606n的分别对应的第二电流IMn1、IMn2、IMn3、...、IMnn基本上相等。
一个实施方案包括一种电路，该电路包括具有第一端子、第二端子和第三端子的第一晶体管，以及具有第一端子、第二端子和第三端子的第二晶体管。所述第一晶体管的所述第一端子包括所述电路的输入端子，所述第一晶体管的所述第二端子耦接到电源总线，并且所述第一晶体管传导第一电流。所述第一晶体管的所述第一端子包括所述电路的输出端子，所述第二晶体管的所述第二端子耦接到所述电源总线，并且所述第二晶体管的所述第三端子耦接到所述第一晶体管的所述第三端子。所述第二晶体管传导与所述第一电流成比例的第二电流，而基本上与所述第一晶体管和所述第二晶体管之间的距离无关。
一个实施方案包括一种电流镜电路，该电流镜电路包括具有第一导电类型的二极管连接第一晶体管、具有第一导电类型的第二晶体管、具有不同于第一导电类型的第二导电类型的二极管连接第三晶体管以及具有第二导电类型的第四晶体管。二极管连接第一晶体管耦接到第二晶体管，第一晶体管的控制端子耦接到第二晶体管的控制端子。二极管连接第三晶体管耦接到第一二极管连接晶体管和第四晶体管，第四晶体管耦接到第二晶体管，并且第三晶体管的控制端子耦接到第二晶体管的控制端子。第一晶体管和第三晶体管各自传导第一电流，并且第二晶体管和第四晶体管各自传导基本上与第一电流成比例的第二电流。
一个实施方案包括一种装置，该装置包括存储器管芯，该存储器管芯包括电流镜驱动电路和存储器阵列。电流镜驱动电路耦接到电源总线，并且包括被配置为提供第一偏置电压的第一驱动器件以及被配置为提供不同于第一偏置电压的第二偏置电压的第二驱动器件。第一驱动器件和第二驱动器件传导第一电流。存储器阵列包括多个子阵列，每个子阵列包括耦接到第一偏置电压的对应的第一镜像器件以及耦接到第二偏置电压和电源总线的对应的第二镜像器件。第一镜像器件和第二镜像器件传导对应的第二电流。所述多个子阵列中的每个子阵列的对应的第二电流基本上相等。
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种电路，所述电路包括：
第一晶体管，所述第一晶体管包括第一端子、第二端子和第三端子，所述第一晶体管的所述第一端子包括所述电路的输入端子，所述第一晶体管的所述第二端子耦接到电源总线，所述第一晶体管传导第一电流；和
第二晶体管，所述第二晶体管包括第一端子、第二端子和第三端子，所述第一晶体管的所述第一端子包括所述电路的输出端子，所述第二晶体管的所述第二端子耦接到所述电源总线，所述第二晶体管的所述第三端子耦接到所述第一晶体管的所述第三端子，
其中所述第二晶体管传导与所述第一电流成比例的第二电流，而基本上与所述第一晶体管和所述第二晶体管之间的距离无关。
2.根据权利要求1所述的电路，其中所述第一晶体管的所述第一端子耦接到所述第一晶体管的所述第三端子。
3.根据权利要求1所述的电路，其中所述第二电流基本上等于所述第一电流。
4.根据权利要求1所述的电路，其中所述第二晶体管的所述第二端子处的电压基本上等于所述第一晶体管的所述第二端子处的电压，而与所述第一晶体管和所述第二晶体管之间的距离无关。
5.根据权利要求1所述的电路，其中：
所述第一晶体管的所述第二端子耦接到所述电源总线上的第一位置；并且
所述第二晶体管的所述第二端子耦接到所述电源总线上不同于所述第一位置的第二位置。
6.根据权利要求5所述的电路，其中所述电源总线的所述第一位置处的第一电压不同于所述电源总线的所述第二位置处的第二电压。
7.根据权利要求1所述的电路，所述电路还包括：
第三晶体管，所述第三晶体管包括第一端子、第二端子和第三端子，所述第三晶体管的所述第一端子耦接到所述电源总线，所述第三晶体管的所述第二端子耦接到所述第三晶体管的所述第二端子以传导所述第一电流；和
第四晶体管，所述第四晶体管包括第一端子、第二端子和第三端子，所述第四晶体管的所述第一端子耦接到所述电源总线，所述第四晶体管的所述第二端子耦接到所述第二晶体管的所述第二端子，所述第三晶体管的所述第三端子耦接到所述第四晶体管的所述第三端子。
8.根据权利要求7所述的电路，其中所述第三晶体管的所述第一端子耦接到所述第三晶体管的所述第三端子。
9.根据权利要求7所述的电路，其中所述第一晶体管和所述第二晶体管具有第一导电类型，并且所述第三晶体管和所述第四晶体管具有不同于所述第一导电类型的第二导电类型。
10.根据权利要求1所述的电路，其中所述电源总线包括接地总线、正电源总线或负电源总线中的任一者。
11.根据权利要求1所述的电路，所述电路包括电流镜电路。
12.一种电流镜电路，所述电流镜电路包括：
具有第一导电类型的二极管连接第一晶体管，所述二极管连接第一晶体管耦接到具有所述第一导电类型的第二晶体管，所述第一晶体管的控制端子耦接到所述第二晶体管的控制端子；和
具有不同于所述第一导电类型的第二导电类型的二极管连接第三晶体管，所述二极管连接第三晶体管耦接到第一二极管连接晶体管和具有所述第二导电类型的第四晶体管，所述第四晶体管耦接到所述第二晶体管，所述第三晶体管的控制端子耦接到所述第二晶体管的控制端子，
其中所述第一晶体管和所述第三晶体管各自传导第一电流，并且所述第二晶体管和所述第四晶体管各自传导基本上与所述第一电流成比例的第二电流。
13.根据权利要求12所述的电流镜电路，其中所述第二电流基本上与所述第一电流成比例，而与所述第一晶体管和所述第二晶体管之间以及所述第三晶体管和所述第四晶体管之间的距离无关。
14.根据权利要求12所述的电流镜电路，其中所述第二电流基本上等于所述第一电流。
15.根据权利要求12所述的电流镜电路，其中所述第三晶体管和所述第四晶体管各自耦接到电源总线，所述电源总线包括在所述第三晶体管与所述第四晶体管之间的沿所述电源总线的长度的电压差。
16.根据权利要求15所述的电流镜电路，其中所述电源总线包括接地总线、正电源总线或负电源总线中的任一者。
17.一种装置，所述装置包括：
存储器管芯，所述存储器管芯包括：
电流镜驱动电路，所述电流镜驱动电路耦接到电源总线并且包括被配置为提供第一偏置电压的第一驱动器件和被配置为提供不同于所述第一偏置电压的第二偏置电压的第二驱动器件，所述第一驱动器件和所述第二驱动器件传导第一电流；和
存储器阵列，所述存储器阵列包括多个子阵列，每个子阵列包括耦接到所述第一偏置电压的对应的第一镜像器件以及耦接到所述第二偏置电压和所述电源总线的对应的第二镜像器件，所述第一镜像器件和所述第二镜像器件传导对应的第二电流，
其中所述多个子阵列中的每个子阵列的对应的第二电流基本上相等。
18.根据权利要求17所述的装置，其中对应的第二电流各自基本上与所述第一电流成比例。
19.根据权利要求17所述的装置，其中所述第一驱动器件具有第一导电类型，并且所述第二驱动器件具有不同于所述第一导电类型的第二导电类型。
20.根据权利要求17所述的装置，其中所述电源总线包括接地总线、正电源总线或负电源总线中的任一者。
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