TWI814376B - 半導體電流鏡電路及半導體設備 - Google Patents

半導體電流鏡電路及半導體設備 Download PDF

Info

Publication number
TWI814376B
TWI814376B TW111117592A TW111117592A TWI814376B TW I814376 B TWI814376 B TW I814376B TW 111117592 A TW111117592 A TW 111117592A TW 111117592 A TW111117592 A TW 111117592A TW I814376 B TWI814376 B TW I814376B
Authority
TW
Taiwan
Prior art keywords
transistor
terminal
current
coupled
power supply
Prior art date
Application number
TW111117592A
Other languages
English (en)
Other versions
TW202334776A (zh
Inventor
詹姆士 奧圖爾
沃德 帕金森
湯馬士 特倫特
Original Assignee
美商桑迪士克科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商桑迪士克科技有限責任公司 filed Critical 美商桑迪士克科技有限責任公司
Application granted granted Critical
Publication of TWI814376B publication Critical patent/TWI814376B/zh
Publication of TW202334776A publication Critical patent/TW202334776A/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

提供一種電路，其包括一第一電晶體及一第二電晶體，該第一電晶體具有一第一端子、一第二端子、及一第三端子，該第二電晶體包含一第一端子、一第二端子、及一第三端子。該第一電晶體的該第一端子包含該電路的一輸入端子，該第一電晶體的該第二端子耦接至一電力供應匯流排，且該第一電晶體傳導一第一電流。該第一電晶體的該第一端子包含該電路的一輸出端子，該第二電晶體的該第二端子耦接至該電力供應匯流排，且該第二電晶體的該第三端子耦接至該第一電晶體的該第三端子。該第二電晶體傳導一第二電流，該第二電流係實質獨立於在該第一電晶體與該第二電晶體之間的距離而與該第一電流成比例。

Description

半導體電流鏡電路及半導體設備
電流鏡電路經常使用在半導體積體電路，諸如半導體記憶體中。電流鏡電路廣泛地使用在半導體積體電路中以複製用於使用在各種電路中的參考電流。常見用途係提供運算放大器的偏壓電流。電流鏡電路一般包括一第一電晶體(有時稱為「驅動器裝置(driver device)」)，該第一電晶體傳導已知參考電流並產生偏壓電壓，該偏壓電壓經施加至傳導「鏡電流(mirror current)」的一第二電晶體(有時稱為「鏡裝置(mirror device)」)。可藉由調整驅動器裝置之尺寸對鏡裝置之尺寸的比例而使所產生的鏡電流與參考電流成比例。
在一些情況下，驅動器裝置與鏡裝置之間的距離可係重要的。若驅動器裝置與鏡裝置共用一共同電力供應匯流排，電力供應匯流排中的寄生電阻可在所產生鏡電流中導致誤差。
100:記憶體系統
102:主機
104:控制器
106:記憶體晶粒
108:本地高速揮發性記憶體
110:主機介面
112:網路晶片；NOC
114:處理器
116:ECC引擎
118:記憶體介面
120:DRAM控制器
122:硬體加速器
200:記憶體晶粒
202:記憶體結構
204:控制電路系統
206:讀取/寫入電路
208:列解碼器
210:行解碼器
212:感測區塊
214:線
216:狀態機
218:晶片上位址解碼器
220:電力控制模組
400a:電流鏡電路
400b:電流鏡電路
500a:電流鏡電路
500b:電流鏡電路
600:記憶體晶粒
602:電流鏡驅動器電路
604:記憶體陣列
6061:子陣列
6062:子陣列
6063:子陣列
606n:子陣列
B1:導體；匯流排
Ba:導體；匯流排
Bb:導體；匯流排
BL:位元線
D:介電層
d1:第一端子；汲極
d1a:第一端子；汲極
d1b:第一端子；汲極
d2:第一端子；汲極
d2a:第一端子；汲極
d2b:第一端子；汲極
d3a:第一端子；汲極
d3b:第一端子；汲極
d4a:第一端子；汲極
d4b:第一端子；汲極
g1:第三端子；閘極
g1a:第三端子；閘極
g1b:第三端子；閘極
g2:第三端子；閘極
g21:閘極
g22:閘極
g2a:第三端子；閘極
g2b:第三端子；閘極
g2n:閘極
g3a:第三端子；閘極
g3b:第三端子；閘極
g4a:第三端子；閘極
g4b:第三端子；閘極
GB:接地匯流排
GBQ:導體；寧靜接地匯流排
GND:第一電源
in1:輸入端子
in1a:輸入端子
in1b:輸入端子
IM:輸出電流；鏡電流；鏡像電流
IM1:鏡電流
IM2:鏡電流
IMn:鏡電流；輸出電流；鏡像電流
IMn1:第二電流
IMn2:第二電流
IMn3:第二電流
IMnn:第二電流
IMp:輸出電流；鏡電流
IREF:輸入參考電流；參考電流；電流；第一電流
ISTRAY:不相關電流
L:長度
LI:本地互連
M1:第一電晶體；驅動器裝置
M1a:第一電晶體；第一驅動器裝置
M1b:第一電晶體；第一驅動器裝置
M2:第二電晶體；鏡裝置
M21:鏡裝置
M22:鏡裝置
M2a:第二電晶體；第一鏡裝置
M2a1:第一鏡裝置
M2a2:第一鏡裝置
M2a3:第一鏡裝置
M2a4:第一鏡裝置
M2b:第二電晶體；第一鏡裝置
M2n:鏡裝置
M3a:第三電晶體；第二驅動器裝置
M3b:第三電晶體；第二驅動器裝置
M4a:第四電晶體；第二鏡裝置
M4a1:第二鏡裝置
M4a2:第二鏡裝置
M4a3:第二鏡裝置
M4an:第二鏡裝置
M4b:第四電晶體；第二鏡裝置
MH:記憶體孔
out1:輸出端子
out1a:輸出端子
out1b:輸出端子
PB:正電力匯流排；電力匯流排
PBQ:導體；寧靜正電力匯流排；寧靜電力匯流排
R1:電阻
R2:電阻
Rg:電阻
Rn:電阻
Rp:電阻
s1:第二端子；源極
s1a:第二端子；源極
s1b:第二端子；源極
s2:第二端子；源極
s21:源極
s22:源極
s2a:第二端子；源極
s2b:第二端子；源極
s2n:源極
s3a:第二端子；源極
s3b:第二端子；源極
s4a:第二端子；源極
s4b:第二端子；源極
SB1:感測電路系統
SB2:感測電路系統
SBp:感測電路系統
SL:來源線層
VBa:第一偏壓電壓
VBQ:第二偏壓電壓
VDD:第二電源
Vg1a:第一偏壓電壓；電壓
Vg1b:電壓
Vg3a:電壓；第二偏壓電壓
Vg3b:電壓
Vg4a:電壓
Vg4b:電壓
Vgs1:電壓
Vgs1a:電壓；閘極至源極電壓
Vgs2:閘極至源極電壓
Vgs2a:閘極至源極電壓
VON1:導通電壓
VON3:導通電壓
Vs1a:電壓
Vs1b:電壓
Vs2a:電壓
Vs2b:電壓
Vs3a:電壓
Vs3b:電壓
Vs4a:電壓
Vs4b:電壓
Vsg1b:源極至閘極電壓
Vsg2b:源極至閘極電壓
Vtn:臨限電壓
Vtp:臨限電壓
W:導電層
W1:寬度
W2:寬度
W3:寬度
W4:寬度
相似編號的元件參考至不同圖式中的共同組件。
〔圖1〕係描繪記憶體系統的一個實施例的方塊圖。
〔圖2〕係記憶體晶粒的一個實施例的方塊圖。
〔圖3〕係三維記憶體結構的一個實施例的一部分的透視圖。
〔圖4A〕係習知電流鏡電路的圖。
〔圖4B〕係另一習知電流鏡電路的圖。
〔圖5A〕係電流鏡電路的一實施例的圖。
〔圖5B〕係電流鏡電路的另一實施例的圖。
〔圖6〕係記憶體晶粒的一實施例的圖。
描述用於可用以在半導體積體電路(諸如，半導體記憶體)中產生鏡電流之電流鏡電路的技術。
半導體記憶體可包括非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在非揮發性記憶體未連接至電源(例如，電池組)時仍允許儲存及保留資訊。非揮發性記憶體的實例包括快閃記憶體(例如，NAND型及NOR型快閃記憶體)。
在半導體記憶體中，電流鏡電路經常用以產生用於讀取及寫入經選擇記憶體單元的電流。半導體記憶體常包括經分成子陣列的記憶體陣列，一些記憶體晶片具有數千個子陣列，各具有其自身的讀取及寫入電路系統及電流鏡裝置。
在許多實施方案中，參考電流產生器及電流鏡驅動器裝置位於記憶體陣列外部。驅動器裝置產生分布至在記憶體子陣列之各者中的鏡裝置的偏壓電壓。此在驅動器裝置與許多鏡裝置之間導致大且可變的距離。若驅動器 裝置及鏡裝置共用一共同電力供應匯流排，沿著電力供應匯流排之導因於電力供應匯流排中之寄生電阻的電壓差可在所產生鏡電流中導致誤差。
因此，由各種記憶體子陣列中的鏡裝置產生的電流可具有偏離期望電流值的不可接受的大誤差。描述提供產生鏡電流的電流鏡電路之技術，該等鏡電流係實質獨立於沿著驅動器裝置與鏡裝置之間的電力供應匯流排的電壓差而與參考電流成比例。此外，所描述的電流鏡電路所產生的鏡電流係實質獨立於在驅動器裝置與鏡裝置之間的距離而與參考電流成比例。
圖1係實施所描述之技術的一記憶體系統100的一實施例的方塊圖。在一實施例中，記憶體系統100係SSD。記憶體系統100亦可係記憶卡、USB隨身碟、或其他類型的儲存系統。所提議的技術不限於任一類型的記憶體系統。記憶體系統100連接至主機102，該主機可係電腦、伺服器、電子裝置(例如，智慧型手機、平板電腦、或其他行動裝置)、電器、或使用記憶體且具有資料處理能力的另一設備。在一些實施例中，主機102與記憶體系統100分開但連接至其。在其他實施例中，記憶體系統100嵌入在主機102內。
描繪於圖1中的記憶體系統100的組件係電路。記憶體系統100包括連接至一或多個記憶體晶粒106及本地高速揮發性記憶體108(例如，DRAM)的控制器104。一或多個記憶體晶粒106各包括複數個非揮發性記憶體單元。以下提供與各記憶體晶粒106之結構有關的更多資訊。本地高速揮發性記憶體108由控制器104使用以執行某些功能。
控制器104包括連接至主機102且與該主機通訊的一主機介面110。在一個實施例中，主機介面110提供一PCIe介面。亦可使用其他介面，諸如SCSI、SATA等。主機介面110亦連接至係積體電路上的通訊子系統的一網路 晶片(network-on-chip,NOC)112。在其他實施例中，NOC 112可由一匯流排取代。一處理器114、一ECC引擎116、一記憶體介面118、一DRAM控制器120、及硬體加速器122經連接至NOC 112且與該NOC通訊。
處理器114執行各種控制器記憶體操作，諸如程式化、抹除、讀取、以及記憶體管理程序。在一實施例中，處理器114係藉由韌體程式化。在其他實施例中，處理器114係無需任何軟體的客製化專用硬體電路。在一實施例中，處理器114亦實施作為軟體/韌體程序或作為專用硬體電路的一轉譯模組。
在一實施例中，ECC引擎116執行錯誤校正。例如，ECC引擎116依據所實施的ECC技術執行資料編碼及解碼。在一個實施例中，ECC引擎116係藉由軟體程式化的電路。例如，ECC引擎116可係可經程式化的處理器。在其他實施例中，ECC引擎116係無需任何軟體的客製化專用硬體電路。在另一實施例中，ECC引擎116的功能係藉由處理器114實施。
在一實施例中，記憶體介面118與一或多個記憶體晶粒106通訊。在一實施例中，記憶體介面118提供一雙態觸變模式(Toggle Mode)介面。亦可使用其他介面。在一些實例實施方案中，記憶體介面118(或控制器104的另一部分)實施用於傳輸資料至一或多個記憶體晶粒及接收來自該一或多個記憶體晶粒的資料的一排程器及緩衝器。
在一實施例中，DRAM控制器120係用以操作本地高速揮發性記憶體108(例如，DRAM)且與該本地高速揮發性記憶體通訊。在其他實施例中，本地高速揮發性記憶體108可係SRAM或另一類型的揮發性記憶體。
圖2係一記憶體晶粒200的一個實施例的一功能方塊圖。可將圖1的一或多個記憶體晶粒106的各者實施為圖2的記憶體晶粒200。描繪於圖2中的組件係電路。在一實施例中，各記憶體晶粒200包括一記憶體結構202、控制電路系統204、及讀取/寫入電路206。記憶體結構202可經由一列解碼器208藉由字線定址及經由一行解碼器210藉由位元線定址。
在一實施例中，讀取/寫入電路206包括包含SB1、SB2、...、SBp(感測電路系統)的多個感測區塊212，並允許平行地讀取或程式化(寫入)多個記憶體單元中之資料的一頁(或多個頁)。在一實施例中，各感測區塊212包括連接至位元線的一感測放大器及一組鎖存器。鎖存器儲存待寫入的資料及/或已讀取的資料。在一實施例中，各感測區塊212的感測放大器包括位元線驅動器。在一實施例中，命令及資料係經由線214在控制器104與記憶體晶粒200之間移轉。在一實施例中，記憶體晶粒200包括連接至線214的一組輸入及/或輸出(I/O)接腳。
在一實施例中，控制電路系統204與讀取/寫入電路206合作以在記憶體結構202上執行記憶體操作(例如，寫入、讀取、抹除、及其他)。在一實施例中，控制電路系統204包括一狀態機216、一晶片上位址解碼器218、及一電力控制模組220。
在一實施例中，狀態機216提供記憶體操作的晶粒級控制。在一實施例中，狀態機216可藉由軟體程式化。在其他實施例中，狀態機216不使用軟體且完全以硬體(例如，電路)實施。在一些實施例中，狀態機216可由微控制器或微處理器替代。在一實施例中，控制電路系統204包括緩衝器(諸 如暫存器)、ROM熔絲、及其他用於儲存預設值(諸如基底電壓)及其他參數的儲存裝置。
晶片上位址解碼器218提供在由控制器104使用的位址至由列解碼器208及行解碼器210使用的硬體位址之間的一位址介面。電力控制模組220控制在記憶體操作期間供應至字線及位元線的電力及電壓。電力控制模組220可包括用於建立電壓的電荷泵。
電力控制模組220亦可包括用於建立提供至記憶體晶粒200上的其他電路系統的電流鏡偏壓電壓的電流鏡驅動器電路。例如，電力控制模組220可包括提供電流鏡偏壓電壓至記憶體結構202的一或多者中的電流鏡裝置的電流鏡驅動器電路、控制電路系統204、讀取/寫入電路206、列解碼器208、行解碼器210、感測區塊212、及/或記憶體晶粒200上的其他電路。
針對本文件的目的，控制電路系統204、讀取/寫入電路206、列解碼器208、及行解碼器210包含用於記憶體結構202的一控制電路。在其他實施例中，支援記憶體結構202及在該記憶體結構上操作的其他電路可稱為一控制電路。例如，在一些實施例中，控制器104可操作為控制電路或可係控制電路的部分。亦可將控制電路實施為微處理器或經實體接線(hardwired)或程式化以執行本文描述之功能的其他類型的處理器。
在一實施例中，記憶體結構202係非揮發性記憶體單元的三維記憶體陣列。在一實施例中，記憶體結構202係在其中將多個記憶體層級形成在單一基材(諸如晶圓)上方的一單塊三維記憶體陣列。記憶體結構202可係任何類型的非揮發性記憶體，其係以一或多個實體層級的記憶體單元陣列形成，該等記憶體單元具有設置在矽(或其他類型)基材上方的一主動區。在一 個實例中，記憶體結構202的非揮發性記憶體單元包括具有，諸如，所描述的電荷捕捉材料的垂直NAND串。NAND串包括藉由一通道連接的記憶體單元。
在另一實施例中，記憶體結構202包括非揮發性記憶體單元的二維記憶體陣列。在一實例中，非揮發性記憶體單元係利用浮閘的NAND快閃記憶體單元。亦可使用其他類型的記憶體單元(例如，NOR類型的快閃記憶體)。
在又另一實施例中，記憶體結構202包括(二維或三維)記憶體陣列，該記憶體陣列包括多個記憶體子陣列，其中各記憶體子陣列包括多個非揮發性記憶體單元。
包括在記憶體結構202中的記憶體陣列架構或記憶體單元的確切類型不限於上述實例。許多不同類型的記憶體陣列架構或記憶體單元技術可用以形成記憶體結構202。對於本文描述之新技術的目的，並不需要特定的非揮發性記憶體技術。
用於記憶體結構202之記憶體單元的適合技術的其他實例包括ReRAM記憶體、磁阻式記憶體(magnetoresistive memory,MRAM)、相變化記憶體(phase change memory,PCM)、及類似者。用於記憶體結構202之架構的適合技術的實例包括二維陣列、三維陣列、交叉點陣列、堆疊式二維陣列、垂直位元線陣列、及類似者。
交叉點記憶體的一個實例包括配置在藉由X條線及Y條線(例如，字線及位元線)存取的交叉點陣列中的可逆電阻切換元件(reversible resistance-switching element)。在另一實施例中，記憶體單元可包括導電橋式記 憶體元件(conductive bridge memory element)。導電橋式記憶體元件亦可稱為可程式化金屬化單元。
可將導電橋式記憶體元件使用為基於離子在固態電解質內的實體重定位的狀態變化元件。在一些情形中，導電橋式記憶體元件可包括具有在該二個電極之間的固態電解質薄膜的二個固體金屬電極(一者係相對惰性的(例如，鎢)且另一者係電化學活性的(例如，銀或銅))。
MRAM使用磁性儲存元件儲存資料。磁性儲存元件係從由一薄絕緣層分開的二塊鐵磁板形成，該等鐵磁板各者可保持磁化。二個板中的一者係設定成一特定極性的一永久磁鐵；另一板的磁化可經改變以匹配一外部場的磁化以儲存記憶體。記憶體裝置係從此類記憶體單元的網格建立。在用於程式化的一個實施例中，各記憶體單元位於配置成彼此成直角的一對寫入線之間，該對寫入線平行於該單元，一者在該單元上方且一者在該單元下方。當電流通過其等時產生感應磁場。
相變化記憶體(PCM)利用硫化物玻璃的獨特行為。一個實施例使用GeTe-Sb2Te3超晶格以藉由使用雷射脈衝(或來自另一來源的光脈衝)簡單地改變鍺原子的配位狀態而達成非熱相變化。因此，程式化的劑量係雷射脈衝。可藉由阻擋記憶體單元接收光而禁止記憶體單元程式化。
所屬技術領域中具有通常知識者將認知本文描述的技術不限於單一特定記憶體結構，而係涵蓋在如本文所描述且如所屬技術領域中具有通常知識者所瞭解之技術的範圍內的許多相關記憶體結構。
圖3係包括記憶體結構202之三維記憶體陣列的一實施例的一部分的透視圖。在一實施例中，記憶體結構202包括多個非揮發性記憶體單元。 例如，圖3顯示一個記憶體單元區塊的一部分。所描繪的結構包括定位在交替的介電層及導電層的堆疊上方的一組位元線BL。舉例而言，將介電層中的一者標記為D且將導電層(亦稱為字線層)中的一者標記為W。
交替的介電層及導電層的數目可基於特定實施方案需求而變化。一組實施例包括在108個至300個之間的交替的介電層及導電層。一個實例實施例包括96個資料字線層、8個選擇層、6個虛置字線層、及110個介電層。亦可使用多於或少於108至300個層。在一實施例中，藉由本地互連(local interconnect)LI將交替的介電層及導電層分成四個區域。圖3顯示二個區域及二個本地互連(local interconnect)LI。
來源線(source line)層SL在交替的介電層及字線層下方。將記憶體孔形成在交替的介電層及導電層的堆疊中。例如，將記憶體孔(memory hole)中的一者標記為MH。應注意，在圖3中，將介電層描繪成透視的，使得讀者可看到定位在交替的介電層及導電層的堆疊中的記憶體孔。
在一實施例中，NAND串係藉由以包括電荷捕捉材料的材料填充記憶體孔而形成以建立垂直的記憶體單元行(亦稱為記憶體行)。在一實施例中，各記憶體單元可儲存一或多個位元的資料。在一實施例中，各記憶體孔MH與位元線BL的對應一者相關聯並耦接至其。在一實施例中，各位元線BL耦接至一或多個記憶體孔MH。
圖4A描繪習知電流鏡電路400a的圖，該電流鏡電路具有一輸入端子in 1 、一輸出端子out 1 、一第一電晶體M 1 、及一第二電晶體M 2 。在所描繪的實例中，第一電晶體M 1 及第二電晶體M 2 各係n通道電晶體。第一電晶體M 1 具有一第一(例如，汲極)端子d 1 、一第二(例如，源極)端子s 1 、及一第三(例 如，控制或閘極)端子g 1 。第二電晶體M 2 具有一第一(例如，汲極)端子d 2 、一第二(例如，源極)端子s 2 、及一第三(例如，控制或閘極)端子g 2 。
為方便起見，第一電晶體M 1 的第一端子d 1 、第二端子s 1 、及第三端子g 1 在本文中亦將分別稱為第一電晶體M 1 的汲極d 1 、源極s 1 、及閘極g 1 。相似地，第二電晶體M 2 的第一端子d 2 、第二端子s 2 、及第三端子g 2 在本文中亦將分別稱為第二電晶體M 2 的汲極d 2 、源極s 2 、及閘極g 2 。
第一電晶體M 1 的汲極d 1 耦接至輸入端子in 1 、第一電晶體M 1 的閘極g 1 、及第二電晶體M 2 的閘極g 2 。第二電晶體M 2 的汲極d 2 耦接至輸出端子out 1 。第一電晶體M 1 的源極s 1 及第二電晶體M 2 的源極s 2 二者皆耦接至一第一電源(例如，GND)。輸入端子in 1 接收一輸入參考電流I REF ，其於此處描繪為耦接至一第二電源(例如，VDD)的理想電流源。第一電晶體M 1 ，如圖4A所示，經組態具有耦接在一起的汲極d 1 與閘極g 1 ，通常稱為二極體接法電晶體(diode-connected transistor)。
在操作時，參考電流I REF 流過二極體接法第一電晶體M 1 。第一電晶體M 1 的汲極d 1 及閘極g 1 係在相同電壓V gs1 ，即第一電晶體M 1 的閘極至源極電壓V gs1 。將第一電晶體M 1 的閘極g 1 耦接至第二電晶體M 2 之閘極g 2 的導體在圖4A中標記成B 1 。電流不流過導體B 1 ，且因此第二電晶體M 2 的閘極g 2 亦在電壓V gs1 。因此，第二電晶體M 2 的閘極至源極電壓V gs2 等於第一電晶體M 1 的閘極至源極電壓V gs1 ：V gs2 =V gs1 (1)
若第一電晶體M 1 及第二電晶體M 2 係相等尺寸的且具有相等的閘極至源極電壓，第二電晶體M 2 傳導等於(第一階)參考電流I REF 的一輸出電流I M ：I M =I REF (2)在此方面，輸出電流I M 「鏡像(mirror)」參考電流I REF ，且在本文中亦稱為鏡電流I M 。因此，第一電晶體M 1 有時稱為「驅動器裝置」，且第二電晶體M 2 有時稱為「鏡裝置」，且該等二個用語亦將於其餘討論中使用。
藉由將鏡裝置M 2 的尺寸相對於驅動器裝置M 1 的尺寸調整比例(ratioing)，可使輸出電流I M 與參考電流I REF 成比例。例如，若驅動器裝置M 1 具有寬度W 1 及長度L，且鏡裝置M 2 具有寬度W 2 及相同長度L，可將輸出電流I M 表達如下：
Figure 111117592-A0305-02-0013-1
 例如，若W 2 =W 1 ，I M =I REF ，替代地，若W 2 =2W 1 ，I M =2I REF ，依此類推。
為將鏡像電流I M 複製至積體電路晶粒上的多個電路，匯流排B 1 可在晶粒各處路由至鏡裝置M 2 的多個例項，各具有其之耦接至匯流排B 1 的閘極g 2 及其之耦接至GND的源極s 2 ，且各依需擴縮以提供與參考電流I REF 成比例的鏡電流。因為實質上沒有電流流過匯流排B 1 ，匯流排B 1 上的電壓在晶粒各處保持實質恆定在V gs1 。
若驅動器裝置M 1 及特定鏡裝置M 2 定位成彼此鄰近，電流鏡電路400a運行良好且鏡電流I M 緊密地匹配參考電流I REF 。然而，若驅動器裝置M 1 及特定鏡裝置M 2 未定位成彼此鄰近，匹配電流的能力可能變得劣化。
例如，驅動器裝置M 1 可定位在位於積體電路晶粒(例如，記憶體晶粒)的一部分中的驅動器電路系統中，且特定鏡裝置M 2 可定位成相對遠離驅動器裝置M 1 (例如，在相對遠離驅動器電路系統的記憶體子陣列中)。
圖4B描繪此種情境。具體而言，圖4B描繪類似於圖4A之電流鏡電路400a的電流鏡電路400b的圖。然而，在此實施例中，驅動器裝置M 1 驅動全部共用一共同電力供應匯流排(例如，接地匯流排GB)的多個鏡裝置M 21 、M 22 、...、M 2n 。各鏡裝置M 21 、M 22 、...、M 2n 具有分別耦接至接地匯流排GB的一對應源極s 21 、s 22 、...、s 2n 、及分別耦接至匯流排B 1 的一對應閘極g 21 、g 22 、...、g 2n ，且各者分別提供一對應鏡電流I M1 、I M2 、...、I Mn 。
在一實施例中，各鏡裝置M 21 、M 22 、...、M 2n 定位在距驅動器裝置M 1 的不同距離處。例如，記憶體晶粒一般包括大數目的記憶體子陣列，各記憶體子陣列定位在距驅動器電路系統的不同距離處，且各記憶體子陣列包括一對應鏡裝置(例如，鏡裝置M 21 、M 22 、...、M 2n 的一對應一者)。
在此一實施例中，一些鏡裝置(例如，M 21 )係定位成接近驅動器裝置M 1 ，然而其他鏡裝置(例如，M 2n )係定位成相對遠離驅動器裝置M 1 。因此，接地匯流排GB中之分別在驅動器裝置M 1 的源極s 2 與鏡裝置M 21 、M 22 、...、M 2n 之各者的源極s 21 、s 22 、...、s 2n 之間的電阻R 1 、R 2 、...、R n 可係重要的，尤其對於定位在距驅動器裝置M 1 相對遠距離處的鏡裝置(例如，M 2n )。
如上文陳述的，匯流排B 1 的電壓在晶粒各處保持實質恆定在V gs1 。然而，由於接地匯流排GB電阻R 1 、R 2 、...、R n ，驅動器裝置M 1 的閘極至源極電壓不再與鏡裝置M 21 、M 22 、...、M 2n 的各者相等。例如，可將V gs2n 表示為：V gs2n =V gs1 -(I STRAY R T +I M1 R 1 +I M2 (R 2 +R 1 )+...+I Mn R T ) (4)其中I Mn 係鏡裝置M 2n 的鏡電流，I STRAY 表示在接地匯流排GB中流動的任何不相關電流，且R T 係接地匯流排GB在驅動器裝置M 1 的源極s 1 與鏡裝置M 2n 的源極s 2n 之間的總電阻。例如，R T =R 1 +R 2 +...R n 。
因此，V gs2n 小於V gs1 ，且在一些情況下，V gs2n 與V gs1 之間的差可大約在約100mV至200mV或更多。因此鏡電流I Mn 不匹配參考電流I REF ：I Mn ≠I REF (5)
實際上，在一些情況下，鏡電流I Mn 中的所得誤差可係數十百分比。此誤差量值對於積體電路應用(諸如在記憶體電路應用中)係不可接受的。
此外，由於分別在驅動器裝置M 1 的源極s 1 與對應鏡裝置M 21 、M 22 、...、M 2n 的源極s 21 、s 22 、...、s 2n 之間的總接地匯流排GB電阻R T 將彼此不同，聲稱「匹配的」鏡電流I M1 、I1M2 、...、I Mn 將分別基於驅動器裝置M 1 與鏡裝 置M 21 、M 22 、...、M 2n 之各者之間的距離而彼此變化，其在許多情況下(諸如在記憶體電路應用中)係不可接受的。
描述用於可降低電力供應匯流排(例如，GND、VDD、VSS、或其他類似電力供應匯流排)電阻對電流鏡輸出電流之影響的電流鏡電路的技術。圖5A係一電流鏡電路500a的一實施例，該電流鏡電路具有一輸入端子in 1a 、一輸出端子out 1a 、一第一電晶體M 1a 、一第二電晶體M 2a 、一第三電晶體M 3a 、及一第四電晶體M 4a 。在所描繪的實例中，第一電晶體M 1a 及第二電晶體M 2a 各係第一極性類型的(例如，n通道電晶體)，且第三電晶體M 3a 及第四電晶體M 4a 各係與第一極性類型不同的第二極性類型的(例如，p通道電晶體)。
第一電晶體M 1a 具有一第一(例如，汲極)端子d 1a 、一第二(例如，源極)端子s 1a 、及一第三(例如，控制或閘極)端子g 1a 。第二電晶體M 2a 具有一第一(例如，汲極)端子d 2a 、一第二(例如，源極)端子s 2a 、及一第三(例如，控制或閘極)端子g 2a 。第三電晶體M 3a 具有一第一(例如，汲極)端子d 3a 、一第二(例如，源極)端子s 3a 、及一第三(例如，控制或閘極)端子g 3a 。第四電晶體M 4a 具有一第一(例如，汲極)端子d 4a 、一第二(例如，源極)端子s4a、及一第三(例如，控制或閘極)端子g 4a 。
為方便起見，第一電晶體M 1a 的第一端子d 1a 、第二端子s 1a 、及第三端子g 1a 在本文中亦將分別稱為第一電晶體M 1a 的汲極d 1a 、源極s 1a 、及閘極g 1a 。相似地，第二電晶體M 2a 的第一端子d 2a 、第二端子s 2a 、及第三端子g 2a 在本文中亦將分別稱為第二電晶體M 2a 的汲極d 2a 、源極s 2a 、及閘極g 2a 。類似地，第三電晶體M 3a 的第一端子d 3a 、第二端子s 3a 、及第三端子g 3a 在本文中亦將分別稱為第三電晶體M 3a 的汲極d 3a 、源極s 3a 、及閘極g 3a 。此外，第四電晶體M 4a 的第 一端子d 4a 、第二端子s 4a 、及第三端子g 4a 在本文中亦將分別稱為第四電晶體M 4 的汲極d 4 、源極s 4 、及閘極g 4 。
第一電晶體M 1a 的汲極d 1a 耦接至輸入端子in 1a 、第一電晶體M 1a 的閘極g 1a 、及第二電晶體M 2a 的閘極g 2a 。第二電晶體M 2a 的汲極d 2a 耦接至輸出端子out 1a 。第一電晶體M 1a ，如圖5A所示，經組態具有耦接在一起的汲極d 1a 與閘極g 1a ，通常稱為二極體接法電晶體(diode-connected transistor)。
第三電晶體M 3a 的汲極d 3a 耦接至一第一電力供應匯流排(例如，接地匯流排GB)、第三電晶體M 3a 的閘極g 3a 、及第四電晶體M 4a 的閘極g 4a 。第四電晶體M 4a 的汲極d 4a 耦接至接地匯流排GB。第三電晶體M 3a ，如圖5A所示，經組態具有耦接在一起的汲極d 3a 與閘極g 3a ，通常稱為二極體接法電晶體(diode-connected transistor)。將接地匯流排GB的電阻表示為R g 。在一實施例中，第三電晶體M 3a 的汲極d 3a 耦接至接地匯流排GB的第一位置，且第四電晶體M 4a 的汲極d 4a 耦接至接地匯流排GB之不同於第一位置的第二位置。
第一電晶體M 1a 的源極s 1a 耦接至第三電晶體M 3a 的源極s 3a ，且第二電晶體M 2a 的源極s 2a 耦接至第四電晶體M 4a 的源極s 4a 。輸入端子in 1a 接收輸入參考電流I REF ，其於此處描繪為耦接至一第二電源(例如，VDD)的理想電流源。
在操作時，參考電流I REF 流過二極體接法第一電晶體M 1a 及二極體接法第三電晶體M 3a 。第三電晶體M 3a 的汲極d 3a 及閘極g 3a 係在相同電壓V g3a 。在圖5A的實施例中，第三電晶體M 3a 的汲極d 3a 及閘極g 3a 耦接至接地匯流排GB，且因此電壓V g3a 係在GND(例如，V g3a =0V)。
將第三電晶體M 3a 的閘極g 3a 耦接至第四電晶體M 4a 之閘極g 4a 的導體在圖5A中標記成GB Q 。導體GB Q 在本文中亦稱為「寧靜接地匯流排(quiet ground bus)」GB Q 。沒有電流流過寧靜接地匯流排GB Q ，且因此第四電晶體M 4a 的閘極g 4a 係在與在第三電晶體M 3a 之閘極g 3a 的電壓V g3a 實質相等的電壓V g4a 。在圖5A的實施例中，電壓V g4a 係在GND(例如，V g4a =0V)。
第三電晶體M 3a 的源極s 3a 係在電壓V s3a ，其可表達如下：V s3a =V ON3 +|V tp | (6)其中V ON3 係第三電晶體M 3a 的導通電壓(on voltage)且V tp 係p通道第三電晶體M 3a 的臨限電壓。第一電晶體M 1a 的源極s 1a 係在電壓V s1a ，且耦接至第三電晶體M 3a 的源極s 3a 。因此，電壓V s1a 等於電壓V s3a ：V s1a =V s3a (7)
如上文陳述的，第三電晶體M 3a 的閘極g 3a 及第四電晶體M 4a 的閘極g 4a 係在實質相同的電壓V g3a 。由於在飽和狀態的MOS電晶體的源極電壓係汲極電壓的非常弱函數，第四電晶體M 4a 的源極s 4a 係在與在第三電晶體M 3a 的源極s 3a 的電壓V s3a 實質相同的電壓V s4a ：
Figure 111117592-A0305-02-0018-2
不希望受任何特定理論束縛，據信即使在第四電晶體M 4a 的汲極d 4a 與第三電晶體M 3a 的汲極d 3a 之間由於橫跨接地匯流排GB電阻R g 的電壓降造成的數百毫伏特的電壓差，主要因為第三電晶體M 3a 及第四電晶體M 4a 在飽和區域中操作而在源極電壓V s3a 及V s4a 中導致極小的差。
第二電晶體M 2a 的源極s 2a 係在電壓V s2a ，且耦接至第四電晶體M 4a 的源極s 4a 。因此，在第二電晶體M 2a 之源極s 2a 的電壓V s2a 等於在第四電晶體M 4a 之源極s 4a 的電壓V s4a ：V s2a =V s4a (9)因此，從方程式(7)至方程式(9)，第二電晶體M 2a 的源極s 2a 及第一電晶體M 1a 的源極s 1a 在實質相同的電壓：
Figure 111117592-A0305-02-0019-3
在一實施例中，儘管在第三電晶體M 3a 的汲極d 3a 與第四電晶體M 4a 的汲極d 4a 之間的接地匯流排GB中存在電壓降，V s2a 與V s1a 之間的差的絕對值小於約5%。在另一實施例中，儘管在第三電晶體M 3a 的汲極d 3a 與第四電晶體M 4a 的汲極d 4a 之間的接地匯流排GB中存在電壓降，V s2a 與V s1a 之間的差的絕對值小於約2%。在又另一實施例中，儘管在第三電晶體M 3a 的汲極d 3a 與第四電晶體M 4a 的汲極d 4a 之間的接地匯流排GB中存在電壓降，V s2a 與V s1a 之間的差的絕對值小於約1%。
第一電晶體的閘極g 1a 係在電壓V g1a ，其可表達如下：V g1a =V ON1 +V tn +V s3a (11)其中V ON1 係第一電晶體M 1a 的導通電壓且V tn 係n通道第一電晶體M 1a 的臨限電壓。將方程式(6)代入至方程式(11)中，電壓V g1a 可表示為：V g1a =V ON1 +V tn +V ON3 +|V tp | (12)
將第一電晶體M 1a 的閘極g 1a 耦接至第二電晶體M 2a 之閘極g 2a 的導體在圖5A中標記成B a 。沒有電流流過導體B a ，且因此第二電晶體M 2a 的閘極g 2a 亦在電壓V g1a 。因此，第一電晶體M 1a 的閘極至源極電壓V gs1a 等於第二電晶體M 2a 的閘極至源極電壓V gs2a ：V gs1a =V gs2a (13)
因此，若第一電晶體M 1a 及第二電晶體M 2a 係相等尺寸的，第二電晶體M 2a 傳導實質等於參考電流I REF 的輸出電流I Mn ：I Mn =I REF (14)在此方面，輸出電流I Mn 「鏡像(mirror)」參考電流I REF ，且在本文中亦稱為鏡電流I Mn 。
遵循相關於圖4A的電流鏡電路400a於上文描述的類似術語，圖5A之電流鏡電路500a的第一電晶體M 1a 、第二電晶體M 2a 、第三電晶體M 3a 、及第四電晶體M 4a 在本文中亦分別稱為「第一驅動器裝置M 1a 」、「第一鏡裝置M 2a 」、「第二驅動器裝置M 3a 」、及「第二鏡裝置M 4a 」。
藉由分別相對於第一驅動器裝置M 1a 及第二驅動器裝置M 3a 的尺寸對第一鏡裝置M 2a 及第二鏡裝置M 4a 的尺寸調整比例(ratioing)，可使輸出電流I Mn 與參考電流I REF 成比例。
例如，若第一驅動器裝置M 1a 具有寬度W 1 及長度L、第一鏡裝置M 2a 具有寬度W 2 及長度L、第二驅動器裝置M 3a 具有寬度W 3 及長度L、且第二鏡裝置M 4a 具有寬度W 4 及長度L，且若W 2 /W 1 =W 4 /W 3 ，可將輸出電流I Mn 表達如下：
Figure 111117592-A0305-02-0021-4
 例如，若W 2 =W 1 ，I Mn =I REF 。替代地，若W 2 =2W 1 ，I Mn =2×I REF ，並依此類推。
為將鏡像電流I Mn 複製至積體電路晶粒上的多個電路，匯流排B a 及寧靜接地匯流排GB Q 可在晶粒各處路由至第一鏡裝置M 2a 及第二鏡裝置M 4a 的多個例項，依需擴縮以提供與電流I REF 成比例的鏡電流。因為實質上沒有電流流過匯流排B a ，匯流排B a 上的電壓在晶粒各處保持實質恆定在V g1a 。在此方面，第一驅動器裝置M 1a 在匯流排B a 上提供第一偏壓電壓V g1a 。相似地，因為實質上沒有電流流過寧靜接地匯流排GB Q ，寧靜接地匯流排GB Q 上的電壓在晶粒 各處保持實質恆定在V g3a 。在此方面，第二驅動器裝置M 3a 在寧靜接地匯流排GB Q 上提供不同於第一偏壓電壓V g1a 的第二偏壓電壓V g3a 。
因此，不希望受任何特定理論束縛，據信儘管由於接地匯流排GB中的電阻R g 而具有橫跨晶粒各處的第二鏡裝置M 4a 的所有例項在汲極d 4a 之電壓上的變化，橫跨第一鏡裝置M 2a 的所有例項的閘極至源極電壓將在晶粒各處實質相同(對於1：1比率的鏡裝置)，且因此所有鏡像電流I Mn 將獨立於沿著第一驅動器裝置M 1a 與第一鏡裝置M 2a 之間的電力供應匯流排的電壓差而在晶粒各處實質相同(對於1：1比率的鏡裝置)。
此外，不希望受任何特定理論束縛，據信儘管由於接地匯流排GB中的電阻R g 而具有橫跨晶粒各處的第二鏡裝置M 4a 的所有例項在汲極d 4a 之電壓上的變化，橫跨第一鏡裝置M 2a 的所有例項的閘極至源極電壓將在晶粒各處實質相同(對於1：1比率的鏡裝置)，且因此所有鏡像電流I Mn 將獨立於在第一驅動器裝置M 1a 與第一鏡裝置M 2a 之間的距離而在晶粒各處實質相同(對於1：1比率的鏡裝置)。
雖然圖5A的實例電流鏡電路500a經組態具有耦接至接地匯流排GB的第二驅動器裝置M 3a 的汲極d 3a 及第二鏡裝置M 4a 的汲極d 4a ，若接地匯流排GB替代地係耦接至負電源的負電力供應匯流排(例如，VSS=-1.7V)，仍適用相同原理。
圖5B係可降低電力供應匯流排電阻對電流鏡輸出電流的影響的電流鏡電路的另一實施例。具體而言，電流鏡電路500b具有一輸入端子in 1b 、一輸出端子out 1b 、一第一電晶體M 1b 、一第二電晶體M 2b 、一第三電晶體M 3b 、及一第四電晶體M 4b 。在所描繪的實例中，第一電晶體M 1b 及第二電晶體M 2b 各 係第一導電性類型的(例如，p通道電晶體)，且第三電晶體M 3b 及第四電晶體M 4b 各係與第一導電性類型不同的第二導電性類型的(例如，n通道電晶體)。
第一電晶體M 1b 具有一第一(例如，汲極)端子d 1b 、一第二(例如，源極)端子s 1b 、及一第三(例如，控制或閘極)端子g 1b 。第二電晶體M 2b 具有一第一(例如，汲極)端子d 2b 、一第二(例如，源極)端子s 2b 、及一第三(例如，控制或閘極)端子g 2b 。第三電晶體M 3b 具有一第一(例如，汲極)端子d 3b 、一第二(例如，源極)端子s 3b 、及一第三(例如，控制或閘極)端子g 3b 。第四電晶體M 4b 具有一第一(例如，汲極)端子d 4b 、一第二(例如，源極)端子s 4b 、及一第三(例如，控制或閘極)端子g 4b 。
為方便起見，第一電晶體M 1b 的第一端子d 1b 、第二端子s 1b 、及第三端子g 1b 在本文中亦將分別稱為第一電晶體M 1b 的汲極d 1b 、源極s 1b 、及閘極g 1b 。相似地，第二電晶體M 2b 的第一端子d 2b 、第二端子s 2b 、及第三端子g 2b 在本文中亦將分別稱為第二電晶體M 2b 的汲極d 2b 、源極s 2b 、及閘極g 2b 。類似地，第三電晶體M 3b 的第一端子d 3b 、第二端子s 3b 、及第三端子g 3b 在本文中亦將分別稱為第三電晶體M 3b 的汲極d 3b 、源極s 3b 、及閘極g 3b 。此外，第四電晶體M 4b 的第一端子d 4b 、第二端子s 4b 、及第三端子g 4b 在本文中亦將分別稱為第四電晶體M 4 的汲極d 4 、源極s 4 、及閘極g 4 。
第一電晶體M 1b 的汲極d 1b 耦接至輸入端子in 1b 、第一電晶體M 1b 的閘極g 1b 、及第二電晶體M 2b 的閘極g 2b 。第二電晶體M 2b 的汲極d 2b 耦接至輸出端子out 1b 。第一電晶體M 1b ，如圖5B所示，經組態具有耦接在一起的汲極d 1b 與閘極g 1b ，通常稱為二極體接法電晶體(diode-connected transistor)。
第三電晶體M 3b 的汲極d 3b 耦接至第二電力供應匯流排(例如，正電力匯流排PB)、第三電晶體M 3b 的閘極g 3b 、及第四電晶體M 4b 的閘極g 4b 。第四電晶體M 4b 的汲極d 4b 耦接至其耦接至第二電源VDD的正電力匯流排PB。第三電晶體M 3b ，如圖5B所示，經組態具有耦接在一起的汲極d 3b 與閘極g 3b ，通常稱為二極體接法電晶體(diode-connected transistor)。將電力匯流排PB的電阻表示為R p 。在一實施例中，第三電晶體M 3b 的汲極d 3b 耦接至正電力匯流排PB的第一位置，且第四電晶體M 4b 的汲極d 4b 耦接至正電力匯流排PB之不同於第一位置的第二位置。
第一電晶體M 1b 的源極s 1b 耦接至第三電晶體M 3b 的源極s 3b ，且第二電晶體M 2b 的源極s 2b 耦接第四電晶體M 4b 的源極s 4b 。輸入端子in 1b 接收輸入參考電流I REF ，其於此處描繪為耦接至第一電源(例如，GND)的理想電流源。
在操作時，參考電流I REF 流過二極體接法第一電晶體M 1b 及二極體接法第三電晶體M 3b 。第三電晶體M 3b 的汲極d 3b 及閘極g 3b 係在相同電壓V g3b 。在圖5B的實施例中，第三電晶體M 3b 的汲極d 3b 及閘極g 3b 耦接至正電力匯流排PB，且因此電壓V g3b 係在VDD(例如，V g3b =1.7V)。
將第三電晶體M 3b 的閘極g 3b 耦接至第四電晶體M 4b 之閘極g 4b 的導體在圖5B中標記成PB Q 。導體PB Q 在本文中亦稱為「寧靜正電力匯流排」PB Q 。沒有電流流過寧靜正電力匯流排PB Q ，且因此第四電晶體M 4b 的閘極g 4b 係在與在第三電晶體M 3b 之閘極g 3b 的電壓V g3b 實質相等的電壓V g4b 。在圖5B的實施例中，電壓V g4b 係在VDD(例如，V g4a =1.7V)。
第三電晶體M 3b 的源極s 3b 係在電壓V s3b ，其可表達如下： V s3b =VDD-(V ON3 +V tn ) (16)其中V ON3 係第三電晶體M 3b 的導通電壓且V tn 係n通道第三電晶體M 3b 的臨限電壓。第一電晶體M 1b 的源極s 1b 係在電壓V s1b ，且耦接至第三電晶體M 3b 的源極s 3b 。因此，電壓V s1b 等於電壓V s3b ：V s1b =V s3b (17)
如上文陳述的，第三電晶體M 3b 的閘極g 3b 及第四電晶體M 4b 的閘極g 4b 係在實質相同的電壓V g3b 。由於在飽和狀態的MOS電晶體的源極電壓係汲極電壓的非常弱函數，第四電晶體M 4b 的源極s 4b 係在與在第三電晶體M 3b 的源極s 3b 的電壓V s3b 實質相同的電壓V s4b ：
Figure 111117592-A0305-02-0025-5
不希望受任何特定理論束縛，據信即使在第四電晶體M 4b 的汲極d 4b 與第三電晶體M 3b 的汲極d 3b 之間由於橫跨正電力匯流排PB電阻R p 的電壓降造成的數百毫伏特的電壓差，主要因為第三電晶體M 3b 及第四電晶體M 4b 在飽和區域中操作而在源極電壓V s3b 及V s4b 中導致極小的差。
第二電晶體M 2b 的源極s 2b 係在電壓V s2b ，且耦接至第四電晶體M 4b 的源極s 4b 。因此，在第二電晶體M 2b 之源極s 2b 的電壓V s2b 等於在第四電晶體M 4b 之源極s 4b 的電壓V s4b ： V s2b =V s4b (19)
因此，從方程式(17)至方程式(19)，第二電晶體M 2b 的源極s 2b 及第一電晶體M 1b 的源極s 1b 在實質相同的電壓：
Figure 111117592-A0305-02-0026-6
在一實施例中，儘管在第三電晶體M 3b 的汲極d 3b 與第四電晶體M 4b 的汲極d 4b 之間的正電力匯流排PB中存在電壓降，V s2b 與V s1b 之間的差的絕對值小於約5%。在另一實施例中，儘管在第三電晶體M 3b 的汲極d 3b 與第四電晶體M 4b 的汲極d 4b 之間的正電力匯流排PB中存在電壓降，V s2b 與V s1b 之間的差的絕對值小於約2%。在又另一實施例中，儘管在第三電晶體M 3b 的汲極d 3b 與第四電晶體M 4b 的汲極d 4b 之間的正電力匯流排PB中存在電壓降，V s2b 與V s1b 之間的差的絕對值小於約1%。
第一電晶體的閘極g 1b 係在電壓V g1b ，其可表達如下：V g1b =V s1b -(V ON1 +|V tp |) (21)其中V ON1 係第一電晶體M 1b 的導通電壓且V tp 係p通道第一電晶體M 1b 的臨限電壓。將方程式(16)代入至方程式(21)中，電壓V g1b 可表示為： V g1b =VDD-(V ON3 +V tn +V ON1 +|V tp |) (22)
將第一電晶體M 1b 的閘極g 1b 耦接至第二電晶體M 2b 之閘極g 2b 的導體在圖5B中標記成B b 。沒有電流流過導體B b ，且因此第二電晶體M 2b 的閘極g 2b 亦在電壓V g1b 。因此，第一電晶體M 1b 的源極至閘極電壓V sg1b 等於第二電晶體M 2b 的源極至閘極電壓V sg2b ：V sg1b =V sg2b (23)
若第一電晶體M 1b 及第二電晶體M 2b 係相等尺寸的，第二電晶體M 2b 傳導實質等於參考電流I REF 的輸出電流I Mp ：I Mp =I REF (24)在此方面，輸出電流I Mp 「鏡像(mirror)」參考電流I REF ，且在本文中亦稱為鏡電流I Mp 。
遵循相關於圖4A的電流鏡電路400a於上文描述的類似術語，圖5B之電流鏡電路500b的第一電晶體M 1b 、第二電晶體M 2b 、第三電晶體M 3b 、及第四電晶體M 4b 在本文中亦分別稱為「第一驅動器裝置M 1b 」、「第一鏡裝置M 2b 」、「第二驅動器裝置M 3b 」、及「第二鏡裝置M 4b 」。
藉由分別相對於第一驅動器裝置M 1b 及第二驅動器裝置M 3b 的尺寸對第一鏡裝置M 2b 及第二鏡裝置M 4b 的尺寸調整比例(ratioing)，可使輸出電流I Mp 與參考電流I REF 成比例。
例如，若第一驅動器裝置M 1b 具有寬度W 1 及長度L、第一鏡裝置M 2b 具有寬度W 2 及長度L、第二驅動器裝置M 3b 具有寬度W 3 及長度L、且第二鏡裝置M 4b 具有寬度W 4 及長度L，且若W 2 /W 1 =W 4 /W 3 ，可將輸出電流I Mp 表達如下：
Figure 111117592-A0305-02-0028-7
 例如，若W 2 =W 1 ，I Mp =I REF ，若W 2 =2W 1 。替代地，若I Mp =2×I REF ，依此類推。
為將鏡像電流I Mp 複製至積體電路晶粒上的多個電路，匯流排B b 及寧靜電力匯流排PB Q 可在晶粒各處路由至第一鏡裝置M 2b 及第二鏡裝置M 4b 的多個例項，依需擴縮以提供與參考電流I REF 成比例的鏡電流。因為實質上沒有電流流過匯流排B b ，匯流排B b 上的電壓在晶粒各處保持實質恆定在V g1b 。在此方面，第一驅動器裝置M 1b 在匯流排B b 上提供第一偏壓電壓V g1b 。相似地，因為實質上沒有電流流過寧靜電力匯流排PB Q ，寧靜電力匯流排PB Q 上的電壓在晶粒各處保持實質恆定在V g3b 。在此方面，第二驅動器裝置M 3b 在寧靜電力匯流排PB Q 上提供不同於第一偏壓電壓V g1b 的第二偏壓電壓V g3b 。
因此，不希望受任何特定理論束縛，據信儘管由於正電力匯流排PB中的電阻R p 而具有橫跨晶粒各處的第二鏡裝置M 4b 的所有例項在汲極d 4b 之 電壓上的變化，橫跨第一鏡裝置M 2b 的所有例項的源極至閘極電壓將在晶粒各處實質相同(對於1：1比率的鏡裝置)，且因此所有鏡像電流I Mp 將獨立於沿著第一驅動器裝置M 1b 與第一鏡裝置M 2b 之間的電力供應匯流排的電壓差而在晶粒各處實質相同(對於1：1比率的鏡裝置)。
此外，不希望受任何特定理論束縛，據信儘管由於正電力匯流排PB中的電阻R p 而具有橫跨晶粒各處的第二鏡裝置M 4b 的所有例項在汲極d 4b 之電壓上的變化，橫跨第一鏡裝置M 2b 的所有例項的源極至閘極電壓將在晶粒各處實質相同(對於1：1比率的鏡裝置)，且因此所有鏡像電流I Mp 將獨立於第一驅動器裝置M 1b 與第一鏡裝置M 2b 之間的距離而在晶粒各處實質相同(對於1：1比率的鏡裝置)。
圖6係記憶體晶粒600的一實施例的圖。可將圖1的一或多個記憶體晶粒106的各者實施為圖6的記憶體晶粒600。記憶體晶粒600包括一電流鏡驅動器電路602及一記憶體陣列604。電流鏡驅動器電路602耦接至一電力供應匯流排(例如，接地匯流排GB)，且包括經組態以提供一第一偏壓電壓VB a 的一第一驅動器裝置M 1a ，及經組態以提供不同於第一偏壓電壓VB a 的一第二偏壓電壓VB Q 的一第二驅動器裝置M 3a 。第一驅動器裝置M 1a 及第二驅動器裝置M 3a 傳導一第一電流I REF 。
在一實施例中，記憶體陣列604包括多個子陣列606 1 、606 2 、606 3 、...、606 n ，子陣列606 1 、606 2 、606 3 、...、606 n 之各者包括分別耦接至第一偏壓電壓的一對應第一鏡裝置M 2a1 、M 2a2 、M 2a3 、...、M 2an ，及分別耦接第二偏壓電壓及至接地匯流排GB的一對應第二鏡裝置M 4a1 、M 4a2 、M 4a3 、...、M 4an 。
在一實施例中，各第一鏡裝置M 2a1 、M 2a2 、M 2a3 、...、M 2an 及第二鏡裝置M 4a1 、M 4a2 、M 4a3 、...、M 4an 分別傳導一對應的第二電流I Mn1 、I Mn2 、I Mn3 、...、I Mnn 。在一實施例中，子陣列606 1 、606 2 、606 3 、...、606 n 各別的對應第二電流I Mn1 、I Mn2 、I Mn3 、...、I Mnn 係實質相等的。
一個實施例包括一種電路，其包括一第一電晶體及一第二電晶體，該第一電晶體具有一第一端子、一第二端子、及一第三端子，該第二電晶體包含一第一端子、一第二端子、及一第三端子。該第一電晶體的該第一端子包含該電路的一輸入端子，該第一電晶體的該第二端子耦接至一電力供應匯流排，且該第一電晶體傳導一第一電流。該第一電晶體的該第一端子包含該電路的一輸出端子，該第二電晶體的該第二端子耦接至該電力供應匯流排，且該第二電晶體的該第三端子耦接至該第一電晶體的該第三端子。該第二電晶體傳導一第二電流，該第二電流係實質獨立於在該第一電晶體與該第二電晶體之間的距離而與該第一電流成比例。
一個實施例包括一電流鏡電路，該電流鏡電路包括一第一導電性類型的一二極體接法第一電晶體、該第一導電性類型的一第二電晶體、與該第一導電性不同的一第二導電性類型的一二極體接法第三電晶體、及該第二導電性類型的一第四電晶體。該二極體接法第一電晶體耦接至該第二電晶體，該第一電晶體的一控制端子耦接至該第二電晶體的一控制端子。該二極體接法第三電晶體耦接至該第一二極體接法電晶體及至第四電晶體、該第四電晶體耦接至該第二電晶體，且該第三電晶體的一控制端子耦接至該第二電晶體的一控制端子。該第一電晶體及該第三電晶體各傳導一第一電流，且該第二電晶體及該第四電晶體各傳導與該第一電流實質成比例的一第二電流。
一個實施例包括一設備，該設備包括一記憶體晶粒，該記憶體晶粒包含一電流鏡驅動器電路及一記憶體陣列。該電流鏡驅動器電路耦接至一電力供應匯流排，且包括經組態以提供一第一偏壓電壓的一第一驅動器裝置，及經組態以提供不同於該第一偏壓電壓的一第二偏壓電壓的一第二驅動器裝置。該第一驅動器裝置及該第二驅動器裝置傳導一第一電流。該記憶體陣列包括複數個子陣列，各子陣列包括耦接至該第一偏壓電壓的一對應第一鏡裝置、及耦接至該第二偏壓電壓及至該電力供應匯流排的一對應第二鏡裝置。該第一鏡裝置及該第二鏡裝置傳導一對應第二電流。該複數個子陣列之各者的該等對應第二電流實質相等。
針對本文件之目的，在本說明書中對「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「一些實施例(some embodiments)」、或「另一實施例(another embodiment)」的參考可用以描述不同實施例或相同實施例。
針對本文件之目的，連接可係直接連接或間接連接(例如，經由一或多個其他部件)。在一些情形中，當元件稱為連接或耦接至另一元件時，該元件可直接連接至該另一元件或經由中介元件間接連接至該另一元件。當元件稱為直接連接至另一元件時，則在該元件與該另一元件之間沒有中介元件。若二個裝置直接或間接連接使得其等可在其等之間傳達電子信號，該等裝置「通訊(in communication)」。
針對本文件之目的，用語「基於(based on)」可解讀成「至少部分基於(based at least in part on)」。
針對本文件之目的，無需額外上下文，數值用語(諸如「第一(first)」物體、「第二(second)」物體、及「第三(third)」物體)的使用可不暗示物體的次序，而可替代地用於識別目的以識別不同物體。
針對本文件之目的，用語物體的「組(set)」可指物體中的一或多者的一「組」。
上述實施方式已為了說明及描述的目的提供。其未意圖窮舉或限制在所揭示的精確形式。鑑於上述教導，許多修改及變化係可行的。所描述的實施例經選取以最佳地解釋所提出之技術的原理及其實務應用，以藉此使所屬技術領域中具有通常知識者能在各種實施例中最佳地利用其，並設想適合該特定用途的各種修改。旨在使該範圍由隨附的申請專利範圍定義。
100:記憶體系統
102:主機
104:控制器
106:記憶體晶粒
108:本地高速揮發性記憶體
110:主機介面
112:網路晶片；NOC
114:處理器
116:ECC引擎
118:記憶體介面
120:DRAM控制器
122:硬體加速器

Claims (20)

  1. 一種半導體電路，其包含：一第一電晶體，其包含一第一端子、一第二端子、及一第三端子，該第一電晶體的該第一端子包含該電路的一輸入端子，該第一電晶體的該第二端子耦接至一電力供應匯流排，該第一電晶體傳導一第一電流；及一第二電晶體，其包含一第一端子、一第二端子、及一第三端子，該第一電晶體的該第一端子包含該電路的一輸出端子，該第二電晶體的該第二端子耦接至該電力供應匯流排，該第二電晶體的該第三端子耦接至該第一電晶體的該第三端子，其中該第二電晶體傳導一第二電流，該第二電流係實質獨立於在該第一電晶體與該第二電晶體之間的距離而與該第一電流成比例。
  2. 如請求項1之半導體電路，其中該第一電晶體的該第一端子耦接至該第一電晶體的該第三端子。
  3. 如請求項1之半導體電路，其中該第二電流實質等於該第一電流。
  4. 如請求項1之半導體電路，其中在該第二電晶體的該第二端子的一電壓係獨立於在該第一電晶體與該第二電晶體之間的距離而實質等於在該第一電晶體的該第二端子的一電壓。
  5. 如請求項1之半導體電路，其中：該第一電晶體的該第二端子耦接至該電力供應匯流排上的一第一位置；且 該第二電晶體的該第二端子耦接至該電力供應匯流排上之不同於該第一位置的一第二位置。
  6. 如請求項5之半導體電路，其中在該電力供應匯流排的該第一位置的一第一電壓不同於在該電力供應匯流排的該第二位置的一第二電壓。
  7. 如請求項1之半導體電路，其進一步包含：一第三電晶體，其包含一第一端子、一第二端子、及一第三端子，該第三電晶體的該第一端子耦接至該電力供應匯流排，該第三電晶體的該第二端子耦接至傳導該第一電流的該第三電晶體的該第二端子；及一第四電晶體，其包含一第一端子、一第二端子、及一第三端子，該第四電晶體的該第一端子耦接至該電力供應匯流排，該第四電晶體的該第二端子耦接至該第二電晶體的該第二端子，該第三電晶體的該第三端子耦接至該第四電晶體的該第三端子。
  8. 如請求項7之半導體電路，其中該第三電晶體的該第一端子耦接至該第三電晶體的該第三端子。
  9. 如請求項7之半導體電路，其中該第一電晶體及該第二電晶體包含一第一導電性類型且該第三電晶體及該第四電晶體包含不同於該第一導電性類型的一第二導電性類型。
  10. 如請求項1之半導體電路，其中該電力供應匯流排包含一接地匯流排、一正電力供應匯流排、或一負電力供應匯流排中的任何者。
  11. 如請求項1之半導體電路，其包含一電流鏡電路。
  12. 一種半導體電流鏡電路，其包含： 一第一導電性類型的一二極體接法(diode-connected)第一電晶體，其耦接至該第一導電性類型的一第二電晶體，該第一電晶體的一控制端子耦接至該第二電晶體的一控制端子；及與該第一導電性類型不同的一第二導電性類型的一二極體接法第三電晶體，其耦接至該第一二極體接法電晶體及至該第二導電性類型的一第四電晶體，該第四電晶體耦接至該第二電晶體，該第三電晶體的一控制端子耦接至該第二電晶體的一控制端子，其中該第一電晶體及該第三電晶體各傳導一第一電流且該第二電晶體及該第四電晶體各傳導與該第一電流實質成比例的一第二電流。
  13. 如請求項12之半導體電流鏡電路，其中該第二電流係獨立於在該第一電晶體與該第二電晶體之間及在該第三電晶體與該第四電晶體之間的距離而與該第一電流實質成比例。
  14. 如請求項12之半導體電流鏡電路，其中該第二電流實質等於該第一電流。
  15. 如請求項12之半導體電流鏡電路，其中該第三電晶體及該第四電晶體各耦接至一電力供應匯流排，該電力供應匯流排包含沿著該電力供應匯流排在該第三電晶體與該第四電晶體之間的一長度的一電壓差。
  16. 如請求項15之半導體電流鏡電路，其中該電力供應匯流排包含一接地匯流排、一正電力供應匯流排、或一負電力供應匯流排中的任何者。
  17. 一種半導體設備，其包含：一記憶體晶粒，其包含： 一電流鏡驅動器電路，其耦接至一電力供應匯流排且包含一第一驅動器裝置及一第二驅動器裝置，該第一驅動器裝置經組態以提供一第一偏壓電壓，該第二驅動器裝置經組態以提供不同於該第一偏壓電壓的一第二偏壓電壓，該第一驅動器裝置及該第二驅動器裝置傳導一第一電流；及一記憶體陣列，其包含複數個子陣列，各子陣列包含耦接至該第一偏壓電壓的一對應第一鏡裝置、及耦接至該第二偏壓電壓及至該電力供應匯流排的一對應第二鏡裝置，該第一鏡裝置及該第二鏡裝置傳導一對應第二電流，其中該複數個子陣列之各者的該等對應第二電流實質相等。
  18. 如請求項17之半導體設備，其中對應第二電流各與該第一電流實質成比例。
  19. 如請求項17之半導體設備，其中該第一驅動器裝置包含一第一導電性類型，且該第二驅動器裝置包含不同於該第一導電性類型的一第二導電性類型。
  20. 如請求項17之半導體設備，其中該電力供應匯流排包含一接地匯流排、一正電力供應匯流排、或一負電力供應匯流排中的任何者。
TW111117592A 2022-02-16 2022-05-11 半導體電流鏡電路及半導體設備 TWI814376B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/672,961 US11971736B2 (en) 2022-02-16 2022-02-16 Current mirror circuits
US17/672,961 2022-02-16

Publications (2)

Publication Number Publication Date
TWI814376B true TWI814376B (zh) 2023-09-01
TW202334776A TW202334776A (zh) 2023-09-01

Family

ID=87430489

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111117592A TWI814376B (zh) 2022-02-16 2022-05-11 半導體電流鏡電路及半導體設備

Country Status (5)

Country Link
US (1) US11971736B2 (zh)
KR (1) KR20230123398A (zh)
CN (1) CN116643616A (zh)
DE (1) DE102022111996A1 (zh)
TW (1) TWI814376B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3926051B2 (ja) * 1997-12-29 2007-06-06 三星電子株式会社 半導体メモリ装置のワードライン電圧発生回路
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US7315475B2 (en) * 2005-08-02 2008-01-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
TWI298886B (en) * 2006-07-06 2008-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
US20090121699A1 (en) * 2007-11-08 2009-05-14 Jae-Boum Park Bandgap reference voltage generation circuit in semiconductor memory device
US7826284B2 (en) * 2006-03-23 2010-11-02 Stmicroelectronics S.R.L. Sense amplifier circuit and method for semiconductor memories with reduced current consumption
US8169834B2 (en) * 2008-07-17 2012-05-01 Shanghai Hua Hong Nec Electronics Company, Ltd. Sense amplifier used in electrically erasable programmable read-only memory and the implementing method thereof
US10614893B2 (en) * 2017-05-17 2020-04-07 Seiko Epson Corporation Nonvolatile memory device, semiconductor device, and electronic apparatus
CN112071344A (zh) * 2020-09-02 2020-12-11 安徽大学 一种用于提高内存内计算线性度和一致性的电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108994A (ja) * 2009-11-20 2011-06-02 Elpida Memory Inc 半導体装置
US10503196B2 (en) 2018-04-20 2019-12-10 Qualcomm Incorporated Bias generation and distribution for a large array of sensors

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3926051B2 (ja) * 1997-12-29 2007-06-06 三星電子株式会社 半導体メモリ装置のワードライン電圧発生回路
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
US7315475B2 (en) * 2005-08-02 2008-01-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US7826284B2 (en) * 2006-03-23 2010-11-02 Stmicroelectronics S.R.L. Sense amplifier circuit and method for semiconductor memories with reduced current consumption
TWI298886B (en) * 2006-07-06 2008-07-11 Ind Tech Res Inst Multiple state sense amplifier for memory architecture
US20090121699A1 (en) * 2007-11-08 2009-05-14 Jae-Boum Park Bandgap reference voltage generation circuit in semiconductor memory device
US8169834B2 (en) * 2008-07-17 2012-05-01 Shanghai Hua Hong Nec Electronics Company, Ltd. Sense amplifier used in electrically erasable programmable read-only memory and the implementing method thereof
US10614893B2 (en) * 2017-05-17 2020-04-07 Seiko Epson Corporation Nonvolatile memory device, semiconductor device, and electronic apparatus
CN112071344A (zh) * 2020-09-02 2020-12-11 安徽大学 一种用于提高内存内计算线性度和一致性的电路

Also Published As

Publication number Publication date
US11971736B2 (en) 2024-04-30
DE102022111996A1 (de) 2023-08-17
CN116643616A (zh) 2023-08-25
US20230259149A1 (en) 2023-08-17
TW202334776A (zh) 2023-09-01
KR20230123398A (ko) 2023-08-23

Similar Documents

Publication Publication Date Title
US7453742B2 (en) Semiconductor integrated circuit device
US8750017B2 (en) Resistance-change memory
TWI550608B (zh) 存取基於電阻式儲存元件之記憶體胞元陣列之技術
JP2005267837A5 (zh)
US20190258540A1 (en) Sram bit-flip protection with reduced overhead
CN113851157A (zh) 用于低供电电压操作的感测放大器架构
US20210117500A1 (en) Methods to tolerate programming and retention errors of crossbar memory arrays
US9887004B2 (en) Bi-directional RRAM decoder-driver
TW202209332A (zh) 在記憶體中之程式操作期間防止寄生電流
TWI546804B (zh) 基於電阻比之記憶體胞元
TWI778674B (zh) 在讀取期間之mram中的信號保留
US10269444B2 (en) Memory with bit line short circuit detection and masking of groups of bad bit lines
TWI814376B (zh) 半導體電流鏡電路及半導體設備
US10915133B1 (en) Non-dominant pole tracking compensation for large dynamic current and capacitive load reference generator
TWI737104B (zh) 記憶體裝置之極性寫入單元架構
TWI773393B (zh) 在讀取期間之mram中的信號放大
US8576605B2 (en) Nonvolatile semiconductor memory device
US11398287B2 (en) Input/output circuit internal loopback
CN114596895A (zh) 记忆体装置、记忆体系统以及记忆体装置的操作方法
US11929117B2 (en) Phase-change memory devices, systems, and methods of operating thereof
TW569213B (en) Semiconductor memory device
US20230360700A1 (en) Cross-point array with threshold switching selector memory element
JP2012160538A (ja) 半導体装置
US20110255330A1 (en) Nonvolatile semiconductor memory device
JP2010198668A (ja) 強誘電体記憶装置および電子機器