CN116629192A - 一种高速链路系统拓扑生成方法、系统、设备和介质 - Google Patents

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CN116629192A CN202310621822.0A CN202310621822A CN116629192A CN 116629192 A CN116629192 A CN 116629192A CN 202310621822 A CN202310621822 A CN 202310621822A CN 116629192 A CN116629192 A CN 116629192A
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Abstract

本发明提出了一种高速链路系统拓扑生成方法、系统、设备和介质，该方法包括在仿真软件中搭建频域仿真电路，通过对高密连接器仿真得到高密连接器每对差分引脚的第一电气性能；创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系，连接后的全链路进行频域仿真确定系统是否满足设计规范；加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。基于该方法，还提出了一种高速链路系统拓扑生成系统、设备和介质。本发明确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。

Description

一种高速链路系统拓扑生成方法、系统、设备和介质
技术领域
本发明属于印刷电路板技术领域，特别涉及一种高速链路系统拓扑生成方法、系统、设备和介质。
背景技术
当前服务器存储器高速信号速率越来越高，设计要求越来越严格，在设计余量较小情况下，如何对系统拓扑信号连接优化，需要信号设计重点关注。
如下图1给出了现有技术高速链路拓扑示意图，PCIE信号从MB CPU经高密连接器到背板，再经PCIE连接器到转接板，再经转接板上的PCIE连接器接最终PCIE卡上的芯片。高速链路经过三个连接器，拓扑复杂，在信号连接器以及走线方式上，需要详细仿真分析进行设计。当前设计高速背板连接器上的pin定义没有充分考虑整个系统链路连接情况，导致部分余量较小信号在连接器的连接上没有选择最优的引脚,致使系统信号眼图测试不过。如下图2给出了现有技术中高密背板连接器引脚分布示意图，每对差分引脚所表现的电气性能是不一致的，如果系统余量本来就不多的连到连接器电气性能最差的引脚上，那么系统在信号完整性分析上很可能是不过的。所以如何根据系统各板卡走线情况进行高密背板连接器的引脚分布，从而优化系统拓扑，提高PCB设计质量，保证有良好的信号完整性，进而提高产品的性能是亟待解决的技术问题。
发明内容
为了解决上述技术问题，本发明提出了一种高速链路系统拓扑生成方法。确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
为实现上述目的，本发明采用以下技术方案：
一种高速链路系统拓扑生成方法，包括以下步骤：
在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。
进一步的，所述方法还包括：
将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范。
进一步的，所述方法还包括：在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
进一步的，所述第一电气性能包括高密连接器差分引脚的插入损耗，高密连接器差分引脚的回波损耗，高密连接器差分引脚的近端串扰和高密连接器差分引脚的远端串扰。
进一步的，所述方法还包括根据第一电气性能计算出高密连接器差分引脚的累加功率近端串扰，高密连接器差分引脚的累加功率远端串扰，高密连接器差分引脚的累加功率串扰，高密连接器差分引脚的插损串扰比；
所述高密连接器差分引脚的累加功率近端串扰的计算过程为：
其中，n代表差分引脚数量；NEXTn(f)代表每个近端串扰；
所述高密连接器差分引脚的累加功率远端串扰的计算过程为：
其中，FEXTn(f)代表每个远端串扰；
所述高密连接器差分引脚的累加功率串扰的计算过程为：
所述高密连接器差分引脚的插损串扰比的计算过程为：
ICR(f)＝-IL(f)+PSXT(f)；其中，IL(f)为插损。
进一步的，所述第二电气性能包括板卡差分信号的插损、板卡差分信号的回损、板卡差分信号的近端串扰和板卡差分信号的远端串扰；
以及根据所述第二电气性能计算出板卡差分信号的累加功率近端串扰、板卡差分信号的累加功率远端串扰、板卡差分信号的累加功率串扰和板卡差分信号的插损串扰比。
进一步的，所述通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系的过程包括：
按照高密连接器差分引脚的插损串扰比最小和板卡差分信号的插损串扰比最大进行对接；
分析在对接后插损加总数据情况，然后将插损加总数据与预设规范进行对比评估方案可行性。
本发明还提出了一种高速链路系统拓扑生成系统，包括第一仿真模块、第二仿真模块和生成模块；
所述第一仿真模块用于在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
所述第二仿真模块用于创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
所述生成模块用于通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。
本发明还提出了一种设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如所述的方法步骤。
本发明还提出了一种可读存储介质，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现所述的方法步骤。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明提出了一种高速链路系统拓扑生成方法、系统、设备和存储介质，该方法包括在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范；在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。基于一种高速链路系统拓扑生成方法，还提出了一种高速链路系统拓扑生成系统、设备和介质。本发明确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
本发明的可应用于服务器、存储器等产品的高速链路系统拓扑设计中。可以根据制定的仿真分析模板进行全链路系统拓扑设计，保证良好的信号完整性。使用此仿真分析，可以减少大量的工时，缩短开发周期。另外，此分析方法使用范围广，推广度高。
附图说明
图1为现有技术中高速链路拓扑示意图；
图2为现有技术中高密背板连接器引脚分布示意图；
图3为本发明实施例1一种高速链路系统拓扑生成方法流程图；
图4为本发明实施例1每对差分引脚的插入损耗示意图；
图5为本发明实施例1每对差分引脚的回波损耗示意图；
图6为本发明实施例1针对A3B3差分引脚所感受到的近端串扰示意图；
图7为本发明实施例1针对A3B3差分引脚所感受到的远端串扰示意图；
图8为本发明实施例1针对A3B3差分引脚所感受到的累加功率串扰示意图；
图9为本发明实施例1针对A3B3差分引脚所感受到的插损串扰比示意图；
图10为本发明实施例1提出的表格一示意图；
图11为本发明实施例1提出的表格二示意图；
图12为本发明实施例1提出的按插损串扰比排序分析结果示意图；
图13为本发明实施例1提出的初始引脚分布分析结果示意图；
图14为本发明实施例1提出的眼图信息示意图；
图15为本发明实施例2提出的一种高速链路系统拓扑生成系统示意图；
图16为本发明实施例3提出的一种高速链路系统拓扑生成设备示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例1
本发明实施例1提出了一种高速链路系统拓扑生成方法，用于解决现有技术中存在的如何根据系统各板卡走线情况进行高密背板连接器的引脚分布，从而优化系统拓扑，提高PCB设计质量。
图3为本发明实施例1一种高速链路系统拓扑生成方法流程图；
在步骤S300中，在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
在ADS软件中搭建频域仿真电路，通过ADS自带的S参数仿真模块对高密连接器进行仿真分析，通过S参数仿真模块的分析，使用ADS仿真结果显示界面，提取并显示出每对差分引脚的第一电气性能。
第一电气性能包括高密连接器差分引脚的插入损耗，高密连接器差分引脚的回波损耗，高密连接器差分引脚的近端串扰和高密连接器差分引脚的远端串扰。
根据第一电气性能计算出高密连接器差分引脚的累加功率近端串扰，高密连接器差分引脚的累加功率远端串扰，高密连接器差分引脚的累加功率串扰，高密连接器差分引脚的插损串扰比；
整理此高密连接器的电气性能在特别关注频点的具体数值数据到表格一中，如下图4为本发明实施例1每对差分引脚的插入损耗示意图；在图4中，每对差分引脚的插入损耗，插入测量线测量16GHz的插入损耗。
如下图5为本发明实施例1每对差分引脚的回波损耗示意图。如下图6为本发明实施例1针对A3B3差分引脚所感受到的近端串扰示意图；
高密连接器差分引脚的累加功率近端串扰的计算过程为：
其中，n代表差分引脚数量；NEXTn(f)代表每个近端串扰；然后除以10，取指数，再求和，然后取对数，乘以10，就得到累加功率近端串扰PSNEXT(f)。
如下图7为本发明实施例1针对A3B3差分引脚所感受到的远端串扰示意图；高密连接器差分引脚的累加功率远端串扰的计算过程为：
其中，FEXTn(f)代表每个远端串扰；然后除以10，取指数，再求和，然后取对数，乘以10，就得到累加功率远端串扰PSFEXT(f)。
图8为本发明实施例1针对A3B3差分引脚所感受到的累加功率串扰示意图；
高密连接器差分引脚的累加功率串扰的计算过程为：
PSNEXT(f)除以10，取指数；加上PSFEXT(f)除以10，取指数，然后两者求和，取对数，乘以10，就得到累加功率串扰。
图9为本发明实施例1针对A3B3差分引脚所感受到的插损串扰比示意图；高密连接器差分引脚的插损串扰比的计算过程为：
ICR(f)＝-IL(f)+PSXT(f)；其中，IL(f)为插损。
整理第一电气性能这些仿真数据到表格一中，如下图10为表格一示意图；
在步骤S310创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
传输线使用ADS建模，走线换层过孔使用Ansys HFSS 3D仿真软件建模。模型准备好，使用ADS搭建每个板卡的链路，仿真出每个板卡的差分信号的第二电气性能。
第二电气性能包括板卡差分信号的插损、板卡差分信号的回损、板卡差分信号的近端串扰和板卡差分信号的远端串扰；
以及根据第二电气性能计算出板卡差分信号的累加功率近端串扰、板卡差分信号的累加功率远端串扰、板卡差分信号的累加功率串扰和板卡差分信号的插损串扰比。整理各板卡PCB的电气性能在特别关注频点的具体数值数据到表格二中。如下图11为本发明实施例1提出的表格二示意图。
在步骤S320中，通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系；
按照高密连接器差分引脚的插损串扰比最小和板卡差分信号的插损串扰比最大进行对接；分析在对接后插损加总数据情况，然后将插损加总数据与预设规范进行对比评估方案可行性。
通过对一、二两个表格进行数值分析，粗略确定最终PCB走线该接到高密连接器的哪个引脚上。如将两个表格按关注频点的插损串扰比进行排序，按照表一插损串扰比最小，接表二插损串扰比最大的顺序一一对接，然后打开相应的插损，回损，串扰的数据，分析下插损串扰比最大最小时的对应的连接后的插损加总数据情况，和设计规范比较。如下图12为本发明实施例1提出的按插损串扰比排序分析结果示意图。比如PCIE5.0信号，无源链路插入损耗在16GHz的要求是17.5dB；PCIe4.0信号，无源链路插入损耗在8GHz的要求是15dB，如果在系统设计评估初期，即可以据此进行粗略评估方案可行性。(也可以只根据各板卡插入损耗进行综合比较评估，如将板卡插损较大的引脚接到另一个板卡插损较小的引脚上；比如各板卡插入损耗相差不大，就可以只比较串扰等等。具体情况具体分析。根据插损串扰比进行引脚分配比较精确。如下图13为本发明实施例1提出的初始引脚分布分析结果示意图。
在步骤S330中，将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范；在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
在详细设计中，需要进行全链路的频域(频域仿真方法同上)和时域仿真，根据三粗略评估的结果，带入到全链路中进行频域分析，会得出插损，回损，串扰，插损串扰比曲线及关注频点的具体数值。判断是否满足设计规范。同时在ADS软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息，看眼高眼宽是否满足设计规范。
如下图14为本发明实施例1提出的眼图信息示意图；以上面最长链路时域仿真分析眼图结果如下,满足PCIE4.0眼图要求，眼高>＝15mV,眼宽>＝18.75ps。
本发明实施例1提出的一种高速链路系统拓扑生成方法，确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
本发明实施例1提出的一种高速链路系统拓扑生成方法，可应用于服务器、存储器等产品的高速链路系统拓扑设计中；可以根据制定的仿真分析模板进行全链路系统拓扑设计，保证良好的信号完整性。使用此仿真分析，可以减少大量的工时，缩短开发周期。另外，此分析方法使用范围广，推广度高。
实施例2
基于本发明实施例1提出的一种高速链路系统拓扑生成方法，本发明实施例2还提出了一种高速链路系统拓扑生成系统，图15为本发明实施例2一种高速链路系统拓扑生成系统示意图；该系统包括：第一仿真模块、第二仿真模块和生成模块；
第一仿真模块用于在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
第二仿真模块用于创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
生成模块用于通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。
该系统还包括测试模块；测试模块用于将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范；在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
第一仿真模块具体包括：在ADS软件中搭建频域仿真电路，通过ADS自带的S参数仿真模块对高密连接器进行仿真分析，通过S参数仿真模块的分析，使用ADS仿真结果显示界面，提取并显示出每对差分引脚的第一电气性能。
第一电气性能包括高密连接器差分引脚的插入损耗，高密连接器差分引脚的回波损耗，高密连接器差分引脚的近端串扰和高密连接器差分引脚的远端串扰。
根据第一电气性能计算出高密连接器差分引脚的累加功率近端串扰，高密连接器差分引脚的累加功率远端串扰，高密连接器差分引脚的累加功率串扰，高密连接器差分引脚的插损串扰比；
整理此高密连接器的电气性能在特别关注频点的具体数值数据到表格一中。
高密连接器差分引脚的累加功率近端串扰的计算过程为：
其中，n代表差分引脚数量；NEXTn(f)代表每个近端串扰；
高密连接器差分引脚的累加功率远端串扰的计算过程为：
其中，FEXTn(f)代表每个远端串扰；
高密连接器差分引脚的累加功率串扰的计算过程为：
高密连接器差分引脚的插损串扰比的计算过程为：
ICR(f)＝-IL(f)+PSXT(f)；其中，IL(f)为插损。
第二仿真模块具体包括：传输线使用ADS建模，走线换层过孔使用Ansys HFSS 3D仿真软件建模。模型准备好，使用ADS搭建每个板卡的链路，仿真出每个板卡的差分信号的第二电气性能。
第二电气性能包括板卡差分信号的插损、板卡差分信号的回损、板卡差分信号的近端串扰和板卡差分信号的远端串扰；
以及根据第二电气性能计算出板卡差分信号的累加功率近端串扰、板卡差分信号的累加功率远端串扰、板卡差分信号的累加功率串扰和板卡差分信号的插损串扰比。整理各板卡PCB的电气性能在特别关注频点的具体数值数据到表格二中。
生成模块具体包括：按照高密连接器差分引脚的插损串扰比最小和板卡差分信号的插损串扰比最大进行对接；分析在对接后插损加总数据情况，然后将插损加总数据与预设规范进行对比评估方案可行性。
通过对一、二两个表格进行数值分析，粗略确定最终PCB走线该接到高密连接器的哪个引脚上。如将两个表格按关注频点的插损串扰比进行排序，按照表一插损串扰比最小，接表二插损串扰比最大的顺序一一对接，然后打开相应的插损，回损，串扰的数据，分析下插损串扰比最大最小时的对应的连接后的插损加总数据情况，和设计规范比较。
测试模块具体包括：需要进行全链路的频域(频域仿真方法同上)和时域仿真，根据三粗略评估的结果，带入到全链路中进行频域分析，会得出插损，回损，串扰，插损串扰比曲线及关注频点的具体数值。判断是否满足设计规范。同时在ADS软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息，看眼高眼宽是否满足设计规范。
本发明实施例2提出的一种高速链路系统拓扑生成系统，确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
本发明实施例2提出的一种高速链路系统拓扑生成系统，可应用于服务器、存储器等产品的高速链路系统拓扑设计中；可以根据制定的仿真分析模板进行全链路系统拓扑设计，保证良好的信号完整性。使用此仿真分析，可以减少大量的工时，缩短开发周期。另外，此分析方法使用范围广，推广度高。
实施例3
本发明还提出了一种设备，图16为本发明实施例3提出的一种高速链路系统拓扑生成设备示意图，该设备包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现方法步骤如下：
如图3为本发明实施例1一种高速链路系统拓扑生成方法流程图；
在步骤S300中，在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
在步骤S310创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
在步骤S320中，通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系；
在步骤S330中，将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范；在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
本发明实施例3提出的一种高速链路系统拓扑生成设备，确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
本发明实施例3提出的一种高速链路系统拓扑生成设备，可应用于服务器、存储器等产品的高速链路系统拓扑设计中；可以根据制定的仿真分析模板进行全链路系统拓扑设计，保证良好的信号完整性。使用此仿真分析，可以减少大量的工时，缩短开发周期。另外，此分析方法使用范围广，推广度高。
需要说明：本发明技术方案还提供了一种电子设备，包括：通信接口，能够与其它设备比如网络设备等进行信息交互；处理器，与通信接口连接，以实现与其它设备进行信息交互，用于运行计算机程序时，执行上述一个或多个技术方案提供的一种高速链路系统拓扑生成方法，而所述计算机程序存储在存储器上。当然，实际应用时，电子设备中的各个组件通过总线系统耦合在一起。可理解，总线系统用于实现这些组件之间的连接通信。总线系统除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。本申请实施例中的存储器用于存储各种类型的数据以支持电子设备的操作。这些数据的示例包括：用于在电子设备上操作的任何计算机程序。可以理解，存储器可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、磁性随机存取存储器(FRAM，ferromagnetic random access memory)、快闪存储器(FlashMemory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)；磁表面存储器可以是磁盘存储器或磁带存储器。易失性存储器可以是随机存取存储器(RAM，Random AccessMemory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，Static Random Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)、同步动态随机存取存储器(SDRAM，SynchronousDynamic Random Access Memory)、双倍数据速率同步动态随机存取存储器(DDRSDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)、增强型同步动态随机存取存储器(ESDRAM，Enhanced Synchronous Dynamic Random AccessMemory)、同步连接动态随机存取存储器(SLDRAM，SyncLink Dynamic Random AccessMemory)、直接内存总线随机存取存储器(DRRAM，Direct Rambus Random Access Memory)。本申请实施例描述的存储器旨在包括但不限于这些和任意其它适合类型的存储器。上述本申请实施例揭示的方法可以应用于处理器中，或者由处理器实现。处理器可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器可以是通用处理器、DSP(Digital Signal Processing，即指能够实现数字信号处理技术的芯片)，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。处理器可以实现或者执行本申请实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器，处理器读取存储器中的程序，结合其硬件完成前述方法的步骤。处理器执行所述程序时实现本申请实施例的各个方法中的相应流程，为了简洁，在此不再赘述。
实施例4
本发明还提出了一种可读存储介质，可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现方法步骤如下：
如图3为本发明实施例1一种高速链路系统拓扑生成方法流程图；
在步骤S300中，在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
在步骤S310创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
在步骤S320中，通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系；
在步骤S330中，将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范；在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
本发明实施例4提出的一种高速链路系统拓扑生成的介质，确认了高密连接器的引脚分配，优化了系统全链路设计，保证系统具有良好的信号完整性。
本发明实施例4提出的一种高速链路系统拓扑生成的介质，可应用于服务器、存储器等产品的高速链路系统拓扑设计中；可以根据制定的仿真分析模板进行全链路系统拓扑设计，保证良好的信号完整性。使用此仿真分析，可以减少大量的工时，缩短开发周期。另外，此分析方法使用范围广，推广度高。
本申请实施例还提供了一种存储介质，即计算机存储介质，具体为计算机可读存储介质，例如包括存储计算机程序的存储器，上述计算机程序可由处理器执行，以完成前述方法所述步骤。计算机可读存储介质可以是FRAM、ROM、PROM、EPROM、EEPROM、Flash Memory、磁表面存储器、光盘、或CD-ROM等存储器。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台电子设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
本申请实施例提供的一种高速链路系统拓扑生成设备和存储介质中相关部分的说明可以参见本申请实施例1提供的一种高速链路系统拓扑生成方法中对应部分的详细说明，在此不再赘述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (10)

1.一种高速链路系统拓扑生成方法，其特征在于，包括以下步骤：
在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。
2.根据权利要求1所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括：
将印刷电路板走线与高密连接器引脚连接后的全链路进行频域仿真确定链路系统是否满足设计规范。
3.根据权利要求2所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括：在仿真软件中加入输出输入芯片仿真模型，搭建时域仿真链路，得出全链路时域仿真下的眼图信息。
4.根据权利要求1所述的一种高速链路系统拓扑生成方法，其特征在于，所述第一电气性能包括高密连接器差分引脚的插入损耗，高密连接器差分引脚的回波损耗，高密连接器差分引脚的近端串扰和高密连接器差分引脚的远端串扰。
5.根据权利要求4所述的一种高速链路系统拓扑生成方法，其特征在于，所述方法还包括根据第一电气性能计算出高密连接器差分引脚的累加功率近端串扰，高密连接器差分引脚的累加功率远端串扰，高密连接器差分引脚的累加功率串扰，高密连接器差分引脚的插损串扰比；
所述高密连接器差分引脚的累加功率近端串扰的计算过程为：
其中，n代表差分引脚数量；NEXTn(f)代表每个近端串扰；
所述高密连接器差分引脚的累加功率远端串扰的计算过程为：
其中，FEXTn(f)代表每个远端串扰；
所述高密连接器差分引脚的累加功率串扰的计算过程为：
所述高密连接器差分引脚的插损串扰比的计算过程为：
ICR(f)＝-IL(f)+PSXT(f)；其中，IL(f)为插损。
6.根据权利要求5所述的一种高速链路系统拓扑生成方法，其特征在于，所述第二电气性能包括板卡差分信号的插损、板卡差分信号的回损、板卡差分信号的近端串扰和板卡差分信号的远端串扰；
以及根据所述第二电气性能计算出板卡差分信号的累加功率近端串扰、板卡差分信号的累加功率远端串扰、板卡差分信号的累加功率串扰和板卡差分信号的插损串扰比。
7.根据权利要求6所述的一种高速链路系统拓扑生成方法，其特征在于，所述通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系的过程包括：
按照高密连接器差分引脚的插损串扰比最小和板卡差分信号的插损串扰比最大进行对接；
分析在对接后插损加总数据情况，然后将插损加总数据与预设规范进行对比评估方案可行性。
8.一种高速链路系统拓扑生成系统，其特征在于，包括第一仿真模块、第二仿真模块和生成模块；
所述第一仿真模块用于在仿真软件中搭建频域仿真电路，通过对高密连接器进行仿真得到高密连接器每对差分引脚的第一电气性能；
所述第二仿真模块用于创建印刷电路板走线模型，在仿真软件中仿真出每个板卡差分信号的第二电气性能；
所述生成模块用于通过对比第一电气性能和第二电气性能生成印刷电路板走线与高密连接器引脚的连接关系。
9.一种设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至7任意一项所述的方法步骤。
10.一种可读存储介质，其特征在于，所述可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任意一项所述的方法步骤。
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