CN116581087A - 一种高频高速半导体器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种高频高速半导体器件结构及其制备方法，方法包括：第一导电层和第二导电层包裹介电层上下表面形成芯板，介电层损耗因子小于0.01，介电常数小于3.5；层压粘结片通过图形化的第三导电层与介电层接触；第五导电层通过图形化的层压粘结片与第三导电层形成电连接；图形化阻焊层通过图形化的第五导电层与层压粘结片接触，表面保护层覆盖显露的第五导电层。本发明通过低粗糙度导电层、低损耗因子介质层和阻焊层，减少芯板、层压粘结片和阻焊层对高频高速半导体器件结构的信号传输损耗；同时利用干膜前处理和层压前处理的低微蚀量药水对导电层的微蚀量刻蚀，降低高频高速半导体器件结构信号传输损耗；另外，设置薄镍层作为表面保护层，降低信号传输损耗。

Description

一种高频高速半导体器件结构及其制备方法
技术领域
本发明属于半导体集成电路制造技术领域，特别是涉及一种高频高速半导体器件结构及其制备方法。
背景技术
随着产业升级及人类科学技术的不断进步，5G、物联网以及无人驾驶技术的发展依赖于高频高速信号的传输，对信号边缘速率、数字系统的时钟速率也提出了更高的要求。目前，电子系统设计信号频率普遍较高，PCB(PrintedCircuitBoard，印制电路板)系统及IC(IntegratedCircuit，集成电路)封装载板需要成为具有高性能的系统结构，反射、串扰等信号完整性问题也开始显现。所谓信号完整性，是指信号从发射端接收到信号到接收端发出信号过程中的信号传输质量，且传输速率越快，信号传输损耗越严重，如何降低信号在传输过程中的损耗以保证信号完整性是高频高速PCB及IC封装载板发展中的巨大挑战。
高频高速PCB及IC封装载板信号完整性的关键指标包括传输线损耗、阻抗匹配性和时延一致性，传输线损耗又可分为介质损耗、导体损耗和辐射损耗。介质损耗主要取决于PCB及IC封装载板板材的玻纤和树脂等，导体损耗主要受“趋肤效应”和导体表面粗糙度的影响。5G产品要求更高的传输速率，信号传输越来越集中于导线“表层”，信号在导线表面粗糙度大的范围传输，传输信号的驻波、反射将越来越严重，易导致信号传输路径变长，损耗增加。
目前，亟需一种高频高速半导体器件结构及其制备方法，以减少信号传输损耗，有效降低信号在传输过程中的损耗。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的，不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上现有技术的缺点，本发明的目的在于提供一种高频高速半导体器件结构及其制备方法，用于解决现有技术中高频高速信号传输的印制线路板及IC封装载板传输损耗大的问题。
为实现上述目的，本发明提供一种高频高速半导体器件结构的制备方法，所述制备方法包括：提供一芯板，所述芯板从下到上依次包括第一导电层、介电层和第二导电层，所述介电层的损耗因子小于0.01，所述介电层的介电常数小于3.5；
于所述芯板设置第一孔槽，所述第一孔槽贯通所述芯板；
于所述第一孔槽设置第三导电层进行填充，所述第三导电层覆盖所述芯板显露出的表面；
对位于所述芯板上方的所述第二导电层和所述第三导电层进行图形化，以显露出部分所述介电层的上表面；对位于所述芯板下方的所述第一导电层和所述第三导电层进行图形化，以显露出部分所述介电层的下表面；
于所述第三导电层上设置层压粘结片，所述层压粘结片填充图形化的所述第一导电层、所述第二导电层和所述第三导电层并覆盖所述第三导电层表面，以使所述层压粘结片与所述介电层显露出的表面接触；于所述层压粘结片上设置第四导电层；
设置第二孔槽，所述第二孔槽贯通所述层压粘结片和所述第四导电层，显露出部分所述第三导电层；
于所述第四导电层上设置第五导电层，所述第五导电层填充所述第二孔槽并覆盖所述第四导电层的表面；
对所述层压粘结片上方的所述第四导电层和所述第五导电层进行图形化，以显露出部分所述层压粘结片的上下表面；
于所述第五导电层上设置图形化的阻焊层，图形化的所述阻焊层显露出的所述第五导电层为焊盘；
设置图形化的表面保护层，使所述表面保护层仅覆盖所述焊盘的表面。
可选地，所述第一导电层、所述第二导电层、所述第三导电层、所述第四导电层和/或所述第五导电层为铜箔，所述铜箔的粗糙度小于2微米。
可选地，所述层压粘结片的损耗因子小于0.01，介电常数小于3.5；和/或所述阻焊层的损耗因子小于0.01，介电常数小于3.5。
可选地，设置所述第三导电层后，对所述第三导电层进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
可选地，设置所述层压粘结片前，对所述第三导电层进行层压前处理，层压前处理使用低微蚀量药水，层压前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
可选地，设置所述第四导电层后，对所述第四导电层进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第四导电层的微蚀量为0.1微米-1.0微米。
可选地，设置所述阻焊层前，对所述第五导电层进行阻焊前处理，阻焊前处理使用低微蚀量药水，阻焊前处理对所述第五导电层的微蚀量为0.1微米-1.0微米。
可选地，在设置所述阻焊层前，多次重复设置所述层压粘结片、所述第四导电层、所述第五导电层及其之间的所述第二孔槽和图形化制作，形成层压叠层结构。
可选地，所述表面保护层包括镍层，所述镍层的厚度小于3微米。
本发明还提供一种高频高速半导体器件结构，所述高频高速半导体器件结构采用上述任意一种制备方法得到，
如上，本发明的高频高速半导体器件结构及其制备方法，具有以下有益效果：
本发明通过低粗糙度导电层、低损耗因子介质层和阻焊层，减少芯板、层压粘结片和阻焊层对高频高速半导体器件结构的传输损耗；
本发明利用干膜前处理和层压前处理的低微蚀量药水对导电层的微蚀量刻蚀，降低高频高速半导体器件结构信号传输损耗；
本发明设置薄镍层作为表面保护层，降低信号传输损耗。
附图说明
图1显示为本发明高频高速半导体器件结构的制备方法步骤1中提供芯板所呈现的结构示意图。
图2显示为本发明高频高速半导体器件结构的制备方法步骤2中设置第一孔槽所呈现的结构示意图。
图3显示为本发明高频高速半导体器件结构的制备方法步骤3一可选示例中设置第一预镀层所呈现的结构示意图。
图4显示为本发明高频高速半导体器件结构的制备方法步骤3一可选示例中设置第一电镀层所呈现的结构示意图。
图5显示为本发明高频高速半导体器件结构的制备方法步骤3一可选示例中对第三导电层干膜前处理后所呈现的结构示意图。
图6显示为本发明高频高速半导体器件结构的制备方法步骤4一可选示例中设置第一抗蚀层所呈现的结构示意图。
图7显示为本发明高频高速半导体器件结构的制备方法步骤4一可选示例中图形化第一抗蚀层后所呈现的结构示意图。
图8显示为本发明高频高速半导体器件结构的制备方法步骤4一可选示例中图形化第一导电层、第二导电层和第三导电层后所呈现的结构示意图。
图9显示为本发明高频高速半导体器件结构的制备方法步骤4一可选示例中去除第一抗蚀层所呈现的结构示意图。
图10显示为本发明高频高速半导体器件结构的制备方法步骤5中设置层压粘结片和第四导电层所呈现的结构示意图。
图11显示为本发明高频高速半导体器件结构的制备方法步骤6中设置第二孔槽所呈现的结构示意图。
图12显示为本发明高频高速半导体器件结构的制备方法步骤7一可选示例中设置第二预镀层所呈现的结构示意图。
图13显示为本发明高频高速半导体器件结构的制备方法步骤7一可选示例中设置第二电镀层所呈现的结构示意图。
图14显示为本发明高频高速半导体器件结构的制备方法步骤8一可选示例中设置第二抗蚀层所呈现的结构示意图。
图15显示为本发明高频高速半导体器件结构的制备方法步骤8一可选示例中图形化第二抗蚀层所呈现的结构示意图。
图16显示为本发明高频高速半导体器件结构的制备方法步骤8一可选示例中图形化第五导电层和第四导电层所呈现的结构示意图。
图17显示为本发明高频高速半导体器件结构的制备方法步骤8一可选示例中去除第二抗蚀层所呈现的结构示意图。
图18显示为本发明高频高速半导体器件结构的制备方法步骤9中设置阻焊层所呈现的结构示意图。
图19显示为本发明高频高速半导体器件结构的制备方法步骤10中设置表面保护层所呈现的结构示意图。
元件标号说明
11、第一导电层；12、第二导电层；2、介电层；3、第一孔槽；4、第一预镀层；5、第一电镀层；6、第一抗蚀层；7、层压粘结片；8、第四导电层；9、第二孔槽；100、第二预镀层；101、第二电镀层；102、第二抗蚀层；103、阻焊层；104、表面保护层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示装置结构的示意图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一：
本发明提供一种高频高速半导体器件结构的制备方法，制备方法包括：
步骤1：提供一芯板，所述芯板从下到上依次包括第一导电层11、介电层2和第二导电层12，所述介电层2的损耗因子小于0.01，所述介电层2的介电常数小于3.5；
步骤2：于所述芯板设置第一孔槽3，所述第一孔槽3贯通所述芯板；
步骤3：于所述第一孔槽3设置第三导电层进行填充，所述第三导电层覆盖所述芯板显露出的表面；
步骤4：对位于所述芯板上方的所述第二导电层12和所述第三导电层进行图形化，以显露出部分所述介电层2的上表面；对位于所述芯板下方的所述第一导电层11和所述第三导电层进行图形化，以显露出部分所述介电层2的下表面；
步骤5：于所述第三导电层上设置层压粘结片7，所述层压粘结片7填充图形化的所述第一导电层11、所述第二导电层12和所述第三导电层并覆盖所述第三导电层表面，以使所述层压粘结片7与所述介电层2显露出的表面接触；于所述层压粘结片7上设置第四导电层8；
步骤6：设置第二孔槽9，所述第二孔槽9贯通所述层压粘结片7和所述第四导电层8，显露出部分所述第三导电层；
步骤7：于所述第四导电层8上设置第五导电层，所述第五导电层填充所述第二孔槽9并覆盖所述第四导电层8的表面；
步骤8：对所述层压粘结片7上方所述第四导电层8和所述第五导电层进行图形化，以显露出部分所述层压粘结片7的上下表面；
步骤9：于所述第五导电层上设置图形化的阻焊层103，图形化的所述阻焊层103显露出的所述第五导电层为焊盘；
步骤10：设置图形化的表面保护层104，使所述表面保护层104仅覆盖所述焊盘的表面。
下面将结合附图详细说明本发明的高频高速半导体器件结构的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的高频高速半导体器件结构的制备方法顺序，本领域技术人员可以依据实际制备步骤进行改变。
首先，如图1所示，进行步骤1，提供一芯板，所述芯板从下到上依次包括第一导电层11、介电层2和第二导电层12，所述介电层2的损耗因子小于0.01，所述介电层2的介电常数小于3.5。
在一个实施例中，所述介电层2的损耗因子为0.006-0.008，所述介电层2的介电常数为3.45-3.55。
在一个实施例中，所述第一导电层11和/或所述第二导电层12为铜箔，所述铜箔的粗糙度小于2微米。
在一个实施例中，所述第一导电层11和/或所述第二导电层12为铜箔，所述铜箔的厚度为1.5微米-64微米。
然后，如图2所示，进行步骤2，于所述芯板设置第一孔槽3，所述第一孔槽3贯通所述芯板。
接着，进行步骤3，于所述第一孔槽3设置第三导电层进行填充，所述第三导电层覆盖所述芯板显露出的表面。
在一个实施例中，所述第三导电层为铜箔，所述铜箔的粗糙度小于2微米。
在一个实施例中，设置所述第三导电层的制备方法包括：如图3所示，于显露出的所述芯板表面设置第一预镀层4，所述第一预镀层4与所述第一导电层11、所述第二导电层12均形成良好的电连接；如图4所示，于所述第一预镀层4表面设置第一电镀层5，所述第一电镀层5填充所述第一孔槽3并包裹所述芯板表面设置的所述第一预镀层4，所述第一预镀层4和所述第一电镀层5形成所述第三导电层。
在一个实施例中，如图5所示，设置所述第三导电层后，对所述第三导电层进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
在一个实施例中，干膜前处理对所述第三导电层的微蚀量为0.8微米-1.0微米。
具体地，干膜前处理用于增强后续贴膜工艺与被处理层之间的结合力，防止后续贴上的膜层脱落，避免影响后续工序的正常进行或导致高频高速半导体器件结构报废。
具体地，在填充所述第三导电层前，进行除胶渣处理，以降低表面粗糙度，提高基板质量。
具体地，所述第一预镀层4可以采用化学镀铜、电镀铜等方式得到，所述第一电镀层5可以通过电镀填孔等方式得到。
然后，进行步骤4，对位于所述芯板上方的所述第二导电层12和所述第三导电层进行图形化，以显露出部分所述介电层2的上表面；对位于所述芯板下方的所述第一导电层11和所述第三导电层进行图形化，以显露出部分所述介电层2的下表面。
在一个实施例中，对所述芯板上方的所述第二导电层12和所述第三导电层、所述芯板下方的所述第一导电层11和所述第三导电层进行图形化的制备方法包括：如图6所示，于所述芯板上方和下方的所述第三导电层的表面设置第一抗蚀层6；如图7所示，图形化所述第一抗蚀层6，显露出部分所述第三导电层；如图8所示，沿显露出的所述第三导电层继续图形化所述第一导电层11、所述第二导电层12和所述第三导电层；如图9所示，去除所述第一抗蚀层6。
在一个实施例中，图形化所述第一抗蚀层6的方法包括对所述第一抗蚀层6进行曝光显影或刻蚀。
接着，进行步骤5，如图10所示，于所述第三导电层上设置层压粘结片7，所述层压粘结片7填充图形化的所述第一导电层11、所述第二导电层12和所述第三导电层并覆盖所述第三导电层表面，以使所述层压粘结片7与所述介电层2显露出的表面接触；于所述层压粘结片7上设置第四导电层8。
在一个实施例中，所述第四导电层8为铜箔，所述铜箔的粗糙度小于2微米。
在一个实施例中，所述层压粘结片7的损耗因子小于0.01，介电常数小于3.5。
在一个实施例中，所述层压粘结片7的损耗因子为0.006-0.008，介电常数为3.45-3.55。
本发明通过设置高频高速半导体器件结构中介电层2、层压粘结片7的介电材料的损耗因子和介电常数，减少了由于由于材料固有属性引起的多层印制线路板及集成电路载板信号传输损耗。
在一个实施例中，如图10所示，设置所述层压粘结片7前，对所述第三导电层进行层压前处理，层压前处理使用低微蚀量药水，层压前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
在一个实施例中，层压前处理对所述第三导电层的微蚀量为0.8微米-1.0微米。
在一个实施例中，所述的层压粘结片7及所述介电层2的材料为环氧树脂、聚酰亚胺、聚马来酰亚胺三嗪树脂、聚苯醚、聚四氟乙烯、FR-4或FR-5中的一种或一种以上的任意组合。
在一个实施例中，所述第四导电层8和所述层压粘结片7之间通过设置有机键合层，提高所述第四导电层8和所述层压粘结片7之间的键合强度，从而减少了信号漏失，提升产品的电性能。
具体地，设置所述第四导电层8后，进行除胶渣处理，以降低表面粗糙度，提高基板质量。
具体地，所述第四导电层8可以采用化学沉铜、电镀铜等方式得到。
然后，进行步骤6，如图11所示，设置第二孔槽9，所述第二孔槽9贯通所述层压粘结片7和所述第四导电层8，显露出部分所述第三导电层。
在一个实施例中，设置所述第二孔槽9前，对所述第四导电层8进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第四导电层8的微蚀量为0.1微米-1.0微米。
接着，进行步骤7，于所述第四导电层8上设置第五导电层，所述第五导电层填充所述第二孔槽9并覆盖所述第四导电层8的表面。
在一个实施例中，所述第五导电层为铜箔，所述铜箔的粗糙度小于2微米。
本发明通过使用粗糙度较低的各个导电层，降低了趋肤效应引起的多层印制线路板及集成电路载板信号传输损耗。
在一个实施例中，所述第一导电层11、所述第二导电层12、所述第四导电层8和/或所述第五导电层为压延铜箔、电解铜箔、反转铜箔或载体铜箔中的一种。
在一个实施例中，设置所述第五导电层的制备方法包括：如图12所示，于所述第四导电层8表面设置第二预镀层100，所述第二预镀层100覆盖所述第二孔槽9表面，所述第二预镀层100与所述第二孔槽9显露出的所述第三导电层形成良好的电连接；如图13所示，于所述第二预镀层100表面设置第二电镀层101，所述第二电镀层101填充所述第二孔槽9并覆盖显露出的所述第四导电层8的表面，所述第二预镀层100和所述第二电镀层101构成所述第五导电层。
然后，进行步骤8，对所述层压粘结片7上方所述第四导电层8和所述第五导电层进行图形化，以显露出部分所述层压粘结片7的上下表面；
在一个实施例中，图形化所述第四导电层8和所述第五导电层的制备方法包括：如图14所示，于所述第五导电层的表面设置第二抗蚀层102；如图15所示，图形化所述第二抗蚀层102，显露出部分所述第五导电层；如图16所示，沿显露出的所述第五导电层继续图形化所述第五导电层和所述第四导电层8，以显露出部分所述层压粘结片7的表面；如图17所示，去除剩余的所述第二抗蚀层102。
在一个实施例中，图形化所述第二抗蚀层102的方法包括对所述第二抗蚀层102进行曝光显影或刻蚀。
接着，进行步骤9，如图18所示，于所述第五导电层上设置图形化的阻焊层103，图形化的所述阻焊层103显露出的所述第五导电层为焊盘；
在一个实施例中，所述阻焊层103的损耗因子小于0.01，介电常数小于3.5。
在一个实施例中，所述阻焊层103的损耗因子为0.006-0.008，介电常数为3.45-3.55。
本发明通过设置低损耗型的阻焊层103，进一步减少了高频高速半导体器件结构中的信号传输损耗。
在一个实施例中，设置所述阻焊层103前，对所述第五导电层进行阻焊前处理，阻焊前处理使用低微蚀量药水，阻焊前处理对所述第五导电层的微蚀量为0.1微米-1.0微米。
由于高频高速电路中，较大的导电层表面粗糙度会导致更高的信号损耗，从而无法满足高频高速信号传输的要求。本发明通过使用低微蚀量药水进行干膜前处理、层压前处理和阻焊前处理，降低了药水对被处理层表面粗糙度的影响，降低了趋肤效应引起的多层印制线路板及集成电路载板信号传输损耗。
在一个实施例中，在设置所述阻焊层103前，多次重复设置所述层压粘结片7、所述第四导电层8、所述第五导电层及其之间的所述第二孔槽9和图形化制作，形成层压叠层结构。
最后，进行步骤10，如图19所示，设置图形化的表面保护层104，使所述表面保护层104仅覆盖所述焊盘的表面。
在一个实施例中，所述表面保护层104包括镍层，所述镍层的厚度小于3微米。
在一个实施例中，所述表面保护层104通过镍钯金材料得到，镍钯金是一种常规镀层材料，由镍、钯、金三种金属化合物组成，具有优异的抗腐蚀性能，可以在恶劣的环境下工作，起到保护产品表面、维持表面焊锡性的作用。
本发明通过镍钯金的特殊药水设置，得到较薄的镍层，从而降低趋肤效应，有利于减少多层印制线路板及集成电路载板的信号传输损耗。
在一个实施例中，所述镍钯金材料中，所述镍层的厚度为2微米-2.5微米，所述钯层的厚度为0.1微米-0.2微米，所述金层的厚度为0.03微米-0.05微米。
具体地，本发明中使用减成法工艺进行印制线路板的制作，但其方案对于加成法、半加成法的加工工艺也同样适用。
本发明还提供一种高频高速半导体器件结构，所述高频高速半导体器件结构采用上述任意一种高频高速半导体器件结构的制备方法得到。
现有技术中制作的印制线路板及IC封装载板，当频率为30GHz时，插入损耗测量值为-1.67dB/inch，而采用上述本发明的技术方案时，插入损耗测量值为-1.44dB/inch，插入损耗性能提升13.8％，可见本发明对高频高速半导体器件结构中的插入损耗有显著降低作用，可以起到明显的降低信号传输损耗的作用。
综上，本发明的高频高速半导体器件结构及其制备方法，可以通过低粗糙度导电层、低损耗因子介质层和阻焊层，减少芯板、层压粘结片和阻焊层对高频高速半导体器件结构的传输损耗；同时利用干膜前处理和层压前处理的低微蚀量药水对导电层的微蚀量刻蚀，降低高频高速半导体器件结构信号传输损耗；另外，设置薄镍层作为表面保护层，降低信号传输损耗。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种高频高速半导体器件结构的制备方法，其特征在于，所述制备方法包括：
提供一芯板，所述芯板从下到上依次包括第一导电层、介电层和第二导电层，所述介电层的损耗因子小于0.01，所述介电层的介电常数小于3.5；
于所述芯板设置第一孔槽，所述第一孔槽贯通所述芯板；
于所述第一孔槽设置第三导电层进行填充，所述第三导电层覆盖所述芯板显露出的表面；
对位于所述芯板上方的所述第二导电层和所述第三导电层进行图形化，以显露出部分所述介电层的上表面；对位于所述芯板下方的所述第一导电层和所述第三导电层进行图形化，以显露出部分所述介电层的下表面；
于所述第三导电层上设置层压粘结片，所述层压粘结片填充图形化的所述第一导电层、所述第二导电层和所述第三导电层并覆盖所述第三导电层表面，以使所述层压粘结片与所述介电层显露出的表面接触；于所述层压粘结片上设置第四导电层；
设置第二孔槽，所述第二孔槽贯通所述层压粘结片和所述第四导电层，显露出部分所述第三导电层；
于所述第四导电层上设置第五导电层，所述第五导电层填充所述第二孔槽并覆盖所述第四导电层的表面；
对所述层压粘结片上方的所述第四导电层和所述第五导电层进行图形化，以显露出部分所述层压粘结片的上下表面；
于所述第五导电层上设置图形化的阻焊层，图形化的所述阻焊层显露出的所述第五导电层为焊盘；
设置图形化的表面保护层，使所述表面保护层仅覆盖所述焊盘的表面。
2.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述第一导电层、所述第二导电层、所述第三导电层、所述第四导电层和/或所述第五导电层为铜箔，所述铜箔的粗糙度小于2微米。
3.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述层压粘结片的损耗因子小于0.01，介电常数小于3.5；和/或所述阻焊层的损耗因子小于0.01，介电常数小于3.5。
4.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述制备方法还包括：设置所述第三导电层后，对所述第三导电层进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
5.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述制备方法还包括：设置所述层压粘结片前，对所述第三导电层进行层压前处理，层压前处理使用低微蚀量药水，层压前处理对所述第三导电层的微蚀量为0.1微米-1.0微米。
6.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述制备方法还包括：设置所述第四导电层后，对所述第四导电层进行干膜前处理，干膜前处理使用低微蚀量药水，干膜前处理对所述第四导电层的微蚀量为0.1微米-1.0微米。
7.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述制备方法还包括：设置所述阻焊层前，对所述第五导电层进行阻焊前处理，阻焊前处理使用低微蚀量药水，阻焊前处理对所述第五导电层的微蚀量为0.1微米-1.0微米。
8.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述制备方法还包括：在设置所述阻焊层前，多次重复设置所述层压粘结片、所述第四导电层、所述第五导电层及其之间的所述第二孔槽和图形化制作，形成层压叠层结构。
9.根据权利要求1所述高频高速半导体器件结构的制备方法，其特征在于，所述表面保护层包括镍层，所述镍层的厚度小于3微米。
10.一种高频高速半导体器件结构，其特征在于，所述高频高速半导体器件结构采用权利要求1-9中任意一项所述的制备方法得到。
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