CN116578502A - 访问请求处理装置、处理方法、设备及存储介质 - Google Patents
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Abstract
本发明公开了一种访问请求处理装置、处理方法、设备及存储介质。系统包括：请求处理模块、读写冲突处理模块、数据缓存模块以及单口SRAM，其中，所述请求处理模块用于接收并解析写请求，获得所述写请求的标识地址，在所述标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，生成读请求，并输出所述写请求和所述读请求；所述读写冲突处理模块用于在读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至所述单口SRAM，以读出数据；以及，将所述写请求发送至所述数据缓存模块，以将所述写请求中的写数据写入所述数据缓存模块。减小了访问请求处理装置的面积，降低成本，提高了请求处理的效率。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种访问请求处理装置、处理方法、设备及存储介质。
背景技术
随着集成电路领域的发展，集成电路设计过程中会通过集成各种芯片来实现各种数据处理效率。例如，用于缓存电数据或者操作符的cache(高速缓冲存储器)中会通过集成SRAM(静态随机存储器)来实现数据存储功能。
SRAM分为单口SRAM和双口SRAM，单口SRAM只有一组控制接口，同一个时刻只能执行读操作或写操作，双口SRAM存在独立的读写控制接口，可同时进行读写操作。目前cache中经常会用到双口SRAM，但是由于双口SRAM的体积相对较大，所以在使用时会导致电路设计的成本较高。
因而如何减少cache的体积以减少电路设计的成本成为亟待解决的技术问题。
发明内容
本发明提供了一种访问请求处理装置、处理方法、设备及存储介质，在采用单口SRAM替换双口SRAM减小电路设计中存储器的存储面积从而降低成本的同时，通过预设数据缓存模块以保证在访问请求处理装置接收写请求并且单口SRAM存满的状态下可同时并行执行读写操作，以保证请求处理效率。
第一方面，本发明实施例提供了一种访问请求处理装置，包括：请求处理模块、读写冲突处理模块、数据缓存模块以及单口SRAM，其中，
所述请求处理模块用于接收并解析第一写请求，获得所述第一写请求的标识地址和写数据，在所述标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，确定读地址，根据所述读地址生成第一读请求，以及根据所述写数据和所述读地址生成第二写请求，并输出所述第一读请求和所述第二写请求；
所述读写冲突处理模块用于接收所述第一读请求和所述第二写请求，并在所述读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至所述单口SRAM，以读出数据；以及，将所述写数据和所述读地址发送至所述数据缓存模块，以缓存所述写数据和所述读地址；
所述读写冲突处理模块还用于在空闲状态下，将所述数据缓存模块中缓存的写数据写入所述单口SRAM中的所述读地址处。
优选地，所述请求处理模块中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址；
所述预存储的标识地址与所述单口SRAM中已写入数据的写地址存在一一对应关系。
优选地，所述读写冲突处理模块还用于在所述第一读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，从所述数据缓存模块中读取对应的缓存数据，并将所述写数据和对应的读地址写入所述缓存模块中。
优选地，所述请求处理模块还用于在所述标识地址与预存储的标识地址匹配成功的情况下，得到与所述标识地址对应的写地址，并将所述写地址确定为读地址，并输出所述写数据和所述读地址；
所述读写冲突处理模块还用于在所述数据缓存模块中不存在匹配的读地址的情况下，将所述写数据和所述读地址发送至所述单口SRAM，以将所述写数据写入至所述单口SRAM的所述读地址中；以及，
在所述数据缓存模块中存在匹配的读地址的情况下，将所述写数据和读地址发送至所述数据缓存模块，以缓存所述写数据和所述读地址。
优选地，所述请求处理模块还接收并解析第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；
所述读写冲突处理模块在所述第二读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第二读请求发送至所述单口SRAM，以读出数据；以及
在所述第二读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述第二读请求发送至所述数据缓存模块，以读出数据。
本发明第二方面提供一种数据访问请求处理方法，所述方法包括：
接收并解析第一写请求，获得所述第一写请求的标识地址和写数据，在所述标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，确定读地址，根据所述读地址生成第一读请求；
在所述读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至单口SRAM，以读出数据；以及根据所述写数据和所述读地址生成第二写请求，将所述第二写请求发送至所述数据缓存模块，以缓存所述写数据和所述读地址；
所述读写冲突处理模块还用于在空闲状态下，将所述数据缓存模块中缓存的写数据写入所述单口SRAM中的所述读地址处。
优选地，所述请求处理模块中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址；
所述预存储的标识地址与所述单口SRAM中已写入数据的写地址存在一一对应关系。
优选地，所述方法还包括：
在所述第一读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，从所述数据缓存模块中读取对应的缓存数据，并将所述写数据和对应的读地址写入所述缓存模块中。
优选地，所述方法还包括：
接收并解析第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；
所述读写冲突处理模块在所述第二读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第二读请求发送至所述单口SRAM，以读出数据；以及
在所述第二读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述第二读请求发送至所述数据缓存模块，以读出数据。
本发明第三方面提供一种电子设备，所述电子设备包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行前述的数据访问请求处理方法。
本发明第四方面提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现前述的数据访问请求处理方法。
本发明实施例提供的技术方案，该访问请求处理装置采用单口SRAM替换双口SRAM，减小电路设计中存储器的面积以降低设计成本的同时，在访问请求处理装置接收写请求并且单口SRAM存满的情况下，不需要通过外部注销命令的方式来等待SRAM读出数据后再接收写命令，并且能在较短的延时的情况下将写数据写入SRAM中，保证请求处理效率。该装置在减少成本的同时提高了请求处理的效率。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种访问请求处理装置的结构示意图；
图2是本发明实施例提供的一种访问请求处理装置的结构示意图；
图3是本发明实施例提供的一种数据访问请求处理方法的流程图；
图4是本发明实施例提供的一种电子设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
本公开实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性的目的，而并不是用于对这些消息或信息的范围进行限制。
为了解决上述技术问题，本发明实施例的技术方案提供了一种访问请求处理装置，该请求处理装置可以是cache。图1为本发明实施例中提供的访问请求处理装置的结构图。具体的如图1所示，访问请求处理装置包括：请求处理模块110、读写冲突处理模块120、数据缓存模块130以及单口SRAM140。其中，请求处理模块110用于接收并解析第一写请求，获得所述第一写请求的标识地址，在所述标识地址与预存储的标识地址匹配失败并且所述单口SRAM为存满的状态下，确定读地址，并根据所述读地址生成第一读请求，以及根据所述写数据和所述读地址生成第二写请求，并输出所述第二写请求和所述第一读请求；读写冲突处理模块120用于接收所述第二写请求和所述第一读请求，在读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第一读请求发送至所述单口SRAM140，以读出数据；以及，将所述写数据和所述读地址发送至所述数据缓存模块130，以缓存所述写数据和对应的读地址，所述读写冲突处理120模块还用于在空闲状态下，响应于所述第二写请求，读出所述数据缓存模块中的写数据和对应的读地址，并将所述写数据写入所述单口SRAM中的所述读地址处。
具体的，在访问请求处理模块接收到第一写请求，并对该第一写请求进行解析，以获得该第一写请求对应的请求类型和标识地址。tag值是用于表征数据存储位置的标识。
可选的，请求处理模块110中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址，并且预存储的标识地址与单口SRAM140中已写入数据的写地址存在一一对应关系。可以理解的是，此处的写地址为写入数据已经写入的数据地址(即data ram地址)。通过解析获得数据访问请求的标识地址，可与请求处理模块110中的预存储的标识地址进行匹配，在匹配成功的情况下，可通过预存储的标识地址与单口SRAM140中已写入数据的写地址存在的对应关系，确定数据访问请求相匹配的data ram地址。
对于写请求，请求处理模块110将解析得到的标识地址与预存储的标识地址进行匹配，所述标识地址与预存储的标识地址匹配失败，说明预存储的标识地址中没有与解析获得的标识地址相同的标识地址。
可以理解的是，单口SRAM140的可写入数据量具有上限，在单口SRAM140的已写入数据量满足上限的情况下，单口SRAM140处于存满状态，无法再写入数据，如果此时还需要写入数据，需从单口SRAM140中读出数据，使得单口SRAM140处于非存满状态的情况下，才可进一步写入数据。
请求处理模块110中的预存储的标识地址与已写入数据的数据地址存在对应关系，可根据预存储的标识地址确定单口SRAM140是否处于存满状态。示例性的，获取预存储的标识地址的剩余可用数量，确定预存储的标识地址的数量是否达到单口SRAM140的上限阈值，若是，则表明单口SRAM140处于存满状态，若否，则表明单口SRAM140未处于存满状态。
在标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，表明单口SRAM140无法再写入新数据，需从单口SRAM140读出数据后再执行上述写请求。本实施例中，针对上述情况，请求处理模块110确定读地址并生成第一读请求，输出上述第一读请求和第二写请求。
在一些实施例中，请求处理模块110的读地址的确定方式包括但不限于：在已写入数据的数据地址中随机确定一数据地址作为读地址；也可以根据已写入数据的使用频率确定读地址，例如可以是将使用频率最小的已写入数据的数据地址确定为读地址。
具体地，数据缓存模块中缓存有读地址以及写数据，该读地址与写数据一一对应，该读地址为所述写数据将要写入SRAM中的地址。读写冲突处理模块120接收请求处理模块110输出的第一读请求和写第二请求，读写冲突处理模块120在确定第一读请求的读地址在数据缓存模块130中不存在匹配地址的情况下，将第一读请求发送至单口SRAM140，从单口SRAM140中读出数据。同时读写冲突处理模块120将读地址和对应的写数据发送至数据缓存模块进行缓存。当读写冲突处理模块将写数据和对应的读地址写入数据缓存模块后，由于访问请求处理装置后续接收的请求都会优先将数据写入数据缓存模块或从数据缓存模块中读取数据，因而即便写数据没有写入单口SRAM，但也不影响后续的请求命令的处理。
此外，假设请求处理装置在A时钟周期接收到写请求，那么其在A+3时钟周期将写数据写入缓存，后续的命令可以在A+4时钟周期就可以处理，减小了请求命令处理的延时。
可选的，空闲状态为处理完上一数据访问请求，且未接收到下一数据访问请求时间段内的状态。
可选的，数据缓存模块130能缓存的写请求的个数大于或等于请求处理模块110在延时期间接收的请求个数，其中延时期间为请求处理模块110用于确定写请求的标识地址与预存储的标识地址是否匹配所需的时间段。
在延时期间内，请求处理模块110无法处理缓存数据，需保证数据缓存模块130的可缓存数据量满足在延时期间内需缓存数据量，以保证延时期间内写请求中的数据能够写入数据缓存模块130，即保证写请求的正常执行。其中，数据缓存模块130能缓存的写请求的个数为数据缓存模块130的可缓存数据量，请求处理模块110在延时期间接收的请求个数为延时期间内需缓存数据量。
当读写冲突处理模块120确定数据缓存模块130中有与该读地址匹配的地址时，读写冲突处理模块120读取该读地址以及保存的对应的写数据，并将该第一写请求的写数据和所述读地址写入数据缓存模块130的对应位置处。
该访问请求处理装置采用单口SRAM替换双口SRAM，减小电路设计中存储器的面积以降低设计成本的同时，以在访问请求处理装置接收写请求并且单口SRAM存满的情况下，不需要通过外部注销命令的方式来等待SRAM读出数据后再接收写命令，并且能在较短的延时的情况下将写数据写入单口SRAM中，保证请求处理效率。该装置在减少成本的同时提高了请求处理的效率。
可以理解的是，请求处理模块110还用于在标识地址与预存储的标识地址匹配成功，通过匹配到的地址标识与写地址的对应关系，得到写请求的写地址，并输出第二写请求。相应的，读写冲突处理模块120基于匹配到的写地址在数据缓存模块130中匹配，在写请求的写地址在数据缓存模块130中不匹配的情况下，将第二写请求发送至单口SRAM140，以将写请求的写数据写入至单口SRAM140；以及，在写请求的写地址在数据缓存模块130中匹配的情况下，将写请求发送至数据缓存模块130，以将写请求中的写数据写入数据缓存模块130。
可以理解的是，请求处理模块110还用于所述标识地址与预存储的标识地址匹配失败以及单口SRAM140未处于存满状态下，表明单口SRAM140可继续写入数据，请求处理模块110为写请求分配地址标识和一写地址，输出写请求。读写冲突处理模块120将写请求发送至数据缓存模块130，以将写请求中的写数据写入数据缓存模块130。相应的，请求处理模块110基于分配的写地址和写入数据的标识地址建立对应关系，并在预存储的标识地址中添加该写入数据的标识地址。
在上述实施例的基础上，确定数据缓存模块130中是否包含写地址或读地址的方式可以是：确定数据缓存模块130中各缓存数据的缓存地址；基于写地址或读地址分别与缓存地址进行比对，根据比对结果确定数据缓存模块130中是否包含写地址或读地址。
在上述实施例的基础上，对于访问请求处理装置接收的数据访问请求为第二读请求的情况，请求处理模块110接收并解析该第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；读写冲突处理模块120在所述读请求的读地址在数据缓存模块130中不存在匹配地址的情况下，将所述第二读请求发送至单口SRAM140，以读出数据；以及在读请求的读地址在数据缓存模块130中存在匹配地址的情况下，将所述读请求发送至数据缓存模块130，以读出数据。
示例性的，参见图2，图2是本发明实施例提供的一种访问请求处理装置的更详细的结构示意图。
本实施例提供的技术方案，接收到写请求，对于写请求的标识地址与预先存储的标识地址不匹配，且单口SRAM处于存满状态的情况下，产生第一读请求，并输出第一读请求和第二写请求，响应于第一读请求从单口SRAM中读取数据，响应于第二写请求，将写数据先写入数据缓存模块，然后再从数据缓存模块中读取写数据，将写数据写入单口SRAM，实现了在设置单口SRAM作为存储器的情况下，可同时实现读写并行操作。换言之，实现了在降低电路设计成本的同时还能保证数据处理的效率。
图3为本发明实施例提供的一种数据访问请求处理方法的流程图，该方法可以由访问请求处理装置来执行，该访问请求处理装置可以采用硬件和/或软件的形式实现，该访问请求处理装置可配置于高速缓存存储器中。如图3所示，该数据访问请求处理方法的具体步骤包括：
S210、接收并解析第一写请求，获得所述第一写请求的标识地址和写数据，在所述标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，确定读地址，根据所述读地址生成第一读请求。
S220、在所述读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至单口SRAM，以读出数据；以及根据所述写数据和所述读地址生成第二写请求，将所述第二写请求发送至所述数据缓存模块，以缓存所述写数据和所述读地址。
S230、所述读写冲突处理模块还用于在空闲状态下，将所述数据缓存模块中缓存的写数据写入所述单口SRAM中的所述读地址处。
通过接收并解析第一写请求，对于第一写请求的标识地址与预先存储的标识地址不匹配，且单口SRAM处于存满状态的情况下，输出第一读请求和第二写请求，响应于第一读请求从单口SRAM中读取数据，响应于第二写请求向数据缓存模块中写入数据，等到访问请求处理装置空闲时，在将所述写数据写入SDRAM中。通过设置数据缓存模块，以实现同步执行写请求和读请求，实现了在设置单口SRAM作为存储器的情况下，实现了双口SRAM的功能。该方法减少了访问请求处理装置的面积，从而降低了成本，并且提高了访问请求处理的效率。
在上述实施例的基础上，可选的，所述方法还包括：
所述请求处理模块中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址；
所述预存储的标识地址与所述单口SRAM中已写入数据的写地址存在一一对应关系。
具体地，所述方法还包括：
在所述第一读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，从所述数据缓存模块中读取对应的缓存数据，并将所述写数据和对应的读地址写入所述缓存模块中。
具体地，所述方法还包括：
接收并解析第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；
所述读写冲突处理模块在所述第二读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第二读请求发送至所述单口SRAM，以读出数据；以及
在所述第二读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述第二读请求发送至所述数据缓存模块，以读出数据。
图4示出了可以用来实施本发明的实施例的电子设备10的结构示意图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备(如头盔、眼镜、手表等)和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本发明的实现。
如图4所示，电子设备10包括至少一个处理器11，以及与至少一个处理器11通信连接的存储器，如只读存储器(ROM)12、随机访问存储器(RAM)13等，其中，存储器存储有可被至少一个处理器执行的计算机程序，处理器11可以根据存储在只读存储器(ROM)12中的计算机程序或者从存储单元18加载到随机访问存储器(RAM)13中的计算机程序，来执行各种适当的动作和处理。在RAM 13中，还可存储电子设备10操作所需的各种程序和数据。处理器11、ROM 12以及RAM 13通过总线14彼此相连。输入/输出(I/O)接口15也连接至总线14。
电子设备10中的多个部件连接至I/O接口15，包括：输入单元16，例如键盘、鼠标等；输出单元17，例如各种类型的显示器、扬声器等；存储单元18，例如磁盘、光盘等；以及通信单元19，例如网卡、调制解调器、无线通信收发机等。通信单元19允许电子设备10通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。
处理器11可以是各种具有处理和计算能力的通用和/或专用处理组件。处理器11的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的处理器、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。处理器11执行上文所描述的各个方法和处理，例如数据访问请求处理方法。
在一些实施例中，数据访问请求处理方法可被实现为计算机程序，其被有形地包含于计算机可读存储介质，例如存储单元18。在一些实施例中，计算机程序的部分或者全部可以经由ROM 12和/或通信单元19而被载入和/或安装到电子设备10上。当计算机程序加载到RAM 13并由处理器11执行时，可以执行上文描述的数据访问请求处理方法的一个或多个步骤。备选地，在其他实施例中，处理器11可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行数据访问请求处理方法。
本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、负载可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。
用于实施本发明的数据访问请求处理方法的计算机程序可以采用一个或多个编程语言的任何组合来编写。这些计算机程序可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器，使得计算机程序当由处理器执行时使流程图和/或框图中所规定的功能/操作被实施。计算机程序可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。
在本发明的上下文中，计算机可读存储介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的计算机程序。计算机可读存储介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。备选地，计算机可读存储介质可以是机器可读信号介质。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。
为了提供与用户的交互，可以在电子设备上实施此处描述的系统和技术，该电子设备具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给电子设备。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。
可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)、区块链网络和互联网。
计算系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，又称为云计算服务器或云主机，是云计算服务体系中的一项主机产品，以解决了传统物理主机与VPS服务中，存在的管理难度大，业务扩展性弱的缺陷。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (11)
1.一种访问请求处理装置，其特征在于，包括：请求处理模块、读写冲突处理模块、数据缓存模块以及单口SRAM，其中，
所述请求处理模块用于接收并解析第一写请求，获得所述第一写请求的标识地址和写数据，在所述标识地址与预存储的标识地址匹配失败以及所述单口SRAM为存满的状态下，确定读地址，根据所述读地址生成第一读请求，以及根据所述写数据和所述读地址生成第二写请求，并输出所述第一读请求和所述第二写请求；
所述读写冲突处理模块用于接收所述第一读请求和所述第二写请求，并在所述读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至所述单口SRAM，以读出数据；以及，将所述写数据和所述读地址发送至所述数据缓存模块，以缓存所述写数据和所述读地址；
所述读写冲突处理模块还用于在空闲状态下，将所述数据缓存模块中缓存的写数据写入所述单口SRAM中的所述读地址处。
2.根据权利要求1所述的访问请求处理装置，其特征在于，所述请求处理模块中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址；
所述预存储的标识地址与所述单口SRAM中已写入数据的写地址存在一一对应关系。
3.根据权利要求1所述的访问请求处理装置，其特征在于，所述读写冲突处理模块还用于在所述第一读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述写数据和对应的读地址写入所述缓存模块中的对应位置处。
4.根据权利要求1所述的访问请求处理装置，其特征在于，所述请求处理模块还用于在所述标识地址与预存储的标识地址匹配成功的情况下，得到与所述标识地址对应的写地址，将所述写地址确定为读地址，并输出所述写数据和所述读地址；
所述读写冲突处理模块还用于在所述数据缓存模块中不存在匹配的读地址的情况下，将所述写数据和所述读地址发送至所述单口SRAM，以将所述写数据写入至所述单口SRAM的所述读地址中；以及，
在所述数据缓存模块中存在匹配的读地址的情况下，将所述写数据和读地址发送至所述数据缓存模块，以缓存所述写数据和所述读地址。
5.根据权利要求1所述的访问请求处理装置，其特征在于，所述请求处理模块还接收并解析第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；
所述读写冲突处理模块在所述第二读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第二读请求发送至所述单口SRAM，以读出数据；以及
在所述第二读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述第二读请求发送至所述数据缓存模块，以读出数据。
6.一种数据访问请求处理方法，其特征在于，所述方法包括：
接收并解析第一写请求，获得所述第一写请求的标识地址和写数据，在所述标识地址与预存储的标识地址匹配失败以及单口SRAM为存满的状态下，确定读地址，根据所述读地址生成第一读请求；
在所述读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述读请求发送至单口SRAM，以读出数据；以及根据所述写数据和所述读地址生成第二写请求，将所述第二写请求发送至所述数据缓存模块，以缓存所述写数据和所述读地址；
以及，在空闲状态下，将所述数据缓存模块中缓存的写数据写入所述单口SRAM中的所述读地址处。
7.根据权利要求6所述的方法，其特征在于：
所述请求处理模块中存储有预存储的标识地址和所述单口SRAM中已写入数据的写地址；
所述预存储的标识地址与所述单口SRAM中已写入数据的写地址存在一一对应关系。
8.根据权利要求6所述的数据访问请求处理方法，其特征在于，所述方法还包括：
在所述第一读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，从所述数据缓存模块中读取对应的缓存数据，并将所述写数据和对应的读地址写入所述缓存模块中。
9.根据权利要求6所述的数据访问请求处理方法，其特征在于，所述方法还包括：
接收并解析第二读请求，获得所述第二读请求的标识地址，基于所述标识地址得到读地址；
在所述第二读请求的读地址在所述数据缓存模块中不存在匹配地址的情况下，将所述第二读请求发送至所述单口SRAM，以读出数据；以及
在所述第二读请求的读地址在所述数据缓存模块中存在匹配地址的情况下，将所述第二读请求发送至所述数据缓存模块，以读出数据。
10.一种电子设备，其特征在于，所述电子设备包括：
至少一个处理器；以及
与所述至少一个处理器通信连接的存储器；其中，
所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求6-9中任一项所述的数据访问请求处理方法。
11.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现权利要求6-9中任一项所述的数据访问请求处理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310420366.3A CN116578502A (zh) | 2023-04-17 | 2023-04-17 | 访问请求处理装置、处理方法、设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310420366.3A CN116578502A (zh) | 2023-04-17 | 2023-04-17 | 访问请求处理装置、处理方法、设备及存储介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116578502A true CN116578502A (zh) | 2023-08-11 |
Family
ID=87534972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310420366.3A Pending CN116578502A (zh) | 2023-04-17 | 2023-04-17 | 访问请求处理装置、处理方法、设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116578502A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117539636A (zh) * | 2023-12-06 | 2024-02-09 | 摩尔线程智能科技(北京)有限责任公司 | 总线模块的内存管理方法、装置、电子设备和存储介质 |
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2023
- 2023-04-17 CN CN202310420366.3A patent/CN116578502A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117539636A (zh) * | 2023-12-06 | 2024-02-09 | 摩尔线程智能科技(北京)有限责任公司 | 总线模块的内存管理方法、装置、电子设备和存储介质 |
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