CN116525687A - 硅电容及其制作方法 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 92
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 92
- 239000010703 silicon Substances 0.000 title claims abstract description 92
- 239000003990 capacitor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 17
- 239000011574 phosphorus Substances 0.000 claims abstract description 17
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 100
- 238000000151 deposition Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 13
- 238000005240 physical vapour deposition Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 8
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000002344 surface layer Substances 0.000 claims description 3
- 229910021422 solar-grade silicon Inorganic materials 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 abstract description 4
- 238000002360 preparation method Methods 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/13—Energy storage using capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种硅电容及其制作方法。所述硅电容包括：依次层叠设置的硅衬底、阻挡层、绝缘介质层和金属层，其中，所述硅衬底包括掺杂磷杂质的单晶硅或多晶硅。本发明实施例提出以低阻值太阳能级硅替代电子级硅的方案，降低晶圆制备中硅的纯度要求，更加节能环保，并且该方案不仅可以完全匹配当前硅电容工艺，还大大降低了硅电容成本，同时通过增加阻挡层，可以更好的减小电容漏电并提高可靠性。
Description
技术领域
本发明特别涉及一种硅电容及其制作方法，属于半导体技术领域。
背景技术
现有的一种芯片封装结构如图1所示，利用半导体集成电路工艺，在低电阻率硅衬底上做出电容结构，电容下极板即为低电阻硅衬底，上极板采用集成电路金属工艺可以实现，再按照需求进行晶背减薄和晶背金属工艺，采用与芯片相同的封装流程(切片、贴片、打线等)，将引线直接打在电容金属Pad上，提高封装集成度，降低封装高度。但现有硅电容的硅衬底均采用电子级硅作为衬底材料，纯度极高(11N以上)，但相应的高价格增加了电容成本。
发明内容
本发明的主要目的在于提供一种硅电容及其制作方法，从而克服现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明实施例提供了一种硅电容，包括：依次层叠设置的硅衬底、阻挡层、绝缘介质层和金属层，其中，所述硅衬底包括掺杂磷杂质的单晶硅或多晶硅。
本发明实施例还提供了所述的硅电容的制作方法，包括：
以掺杂磷杂质的单晶或多晶硅作为硅衬底；
在所述硅衬底上制作形成阻挡层；
在所述阻挡层上制作形成绝缘介质层；
在所述绝缘介质层上制作形成金属层。
与现有技术相比，本发明的优点包括：本发明实施例提供的一种硅电容，以低阻值太阳能级硅替代电子级硅的方案，降低晶圆制备中硅的纯度要求，更加节能环保，并且该方案不仅可以完全匹配当前硅电容工艺，还大大降低了硅电容成本，同时还通过增加barrierlayer(阻挡层)，可以更好的减小电容漏电并提高器件的可靠性。
附图说明
图1是现有技术中的一种芯片封装结构的横截面结构示意图；
图2是本发明一典型实施案例中提供的一种硅电容的横截面结构示意图；
图3是本发明一典型实施案例中提供的一种MOSCAP硅电容的横截面结构示意图；
图4是本发明一典型实施案例中提供的一种芯片封装结构的横截面结构示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明实施例提出以低阻值太阳能级硅替代电子级硅的方案，降低晶圆制备中硅的纯度要求，更加节能环保，并且该方案不仅可以完全匹配当前硅电容工艺，还大大降低了硅电容成本，同时提出增加barrier layer(阻挡层)的方案，可以更好的减小电容漏电并提高可靠性。
本发明实施例提供了一种硅电容，包括：依次层叠设置的硅衬底、阻挡层、绝缘介质层和金属层，其中，所述硅衬底包括掺杂磷杂质的单晶硅或多晶硅。
在一具体实施方式中，所述磷杂质包括五价磷。
在一具体实施方式中，所述硅衬底的电阻率在0.003Ω·cm以下。
在一具体实施方式中，所述硅衬底的电阻率为0.002-0.003Ω·cm。
在一具体实施方式中，所述阻挡层的材质包括TiN或SiO2，所述阻挡层的厚度为0.1nm～20nm。
在一具体实施方式中，所述绝缘介质层的材质包括二氧化硅、氮氧化硅、氮化硅中的任意一种或两种以上的组合。
在一具体实施方式中，所述绝缘介质层的厚度为5nm～100um。
在一具体实施方式中，所述金属层的材质包括包含0.1～5％的铜的铝铜合金，所述金属层的厚度为0.1～10um。
在一具体实施方式中，所述硅电容还包括钝化层，所述钝化层覆盖所述金属层的部分。
在一具体实施方式中，所述钝化层的材质包括SiO2和/或SiN。
本发明实施例还提供了所述的硅电容的制作方法，包括：
以掺杂磷杂质的单晶或多晶硅作为硅衬底；
在所述硅衬底上制作形成阻挡层；
在所述阻挡层上制作形成绝缘介质层；
在所述绝缘介质层上制作形成金属层。
在一具体实施方式中，所述的制作方法，包括：在制作单晶或多晶硅的过程中，掺入磷杂质，通过采用现有的成熟工艺制作低阻衬底，可以使本发明更好的结合当前的工艺技术，对现有的生产线改动最小，从而使本发明提供的硅电容的制作成本最低。
在一具体实施方式中，所述的制作方法，包括：采用物理气相沉积(PVD)或化学气相沉积(CVD)的方式在硅衬底上制作形成TiN层，且控制沉积的温度为300～620℃；或者，采用湿法或干法热氧化的方式将硅衬底表层的部分区域氧化形成SiO2层，且控制氧化的温度为920～1200℃，以所述TiN层或SiO2层作为阻挡层；经测试研究发现，于300～620℃沉积形成的TiN层或920～1200℃氧化的氧化硅作为阻挡层可以有效的减小电容漏电，提高电容的可靠性。
在一具体实施方式中，所述的制作方法，包括：采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层沉积(ALD)、物理气象沉积(PVD)中的任意一种方式在阻挡层上沉积形成绝缘介质层，且控制沉积的温度为300～1000℃。
在一具体实施方式中，所述的制作方法，包括：采用离子化金属等离子体(IMP)物理气相沉积方式在绝缘介质层上沉积形成包含0.1～5％的铜的铝铜合金，并以所述包含0.5～5％的铜的铝铜合金作为金属层。
如下将结合附图和具体实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例中所采用的沉积设备以及相关的沉积工艺等均可以是本领域技术人员已知的，在此不做具体的限定和说明。
请参阅图2和图3，一种硅电容，包括：依次层叠设置的硅衬底1、阻挡层2、绝缘介质层3和金属层4，其中，所述硅衬底1作为下极板，所述金属层4作为上极板。
在本实施例中，所述硅衬底1为掺杂磷杂质后形成的低电阻率的太阳能级多晶硅或单晶硅，其中，所述磷杂质包括五价磷，所述硅衬底的电阻率在0.002Ω·cm以下；优选的，所述硅衬底的电阻率为0.002-0.003Ω·cm。
在本实施例中，所述阻挡层2主要用于阻挡太阳能级的硅衬底中的金属杂质在后续的工艺中扩散到电容绝缘介质层3中，所述阻挡层2可以是TiN层或SiO2层，所述阻挡层2的厚度为0.1nm～20nm。
在本实施例中，所述绝缘介质层3的材质包括二氧化硅、氮氧化硅、氮化硅中的任意一种或两种以上的组合，所述绝缘介质层的厚度为5nm～100um。
在本实施例中，所述金属层4的材质包括包含0.1～5％的铜的铝铜合金，所述金属层4的厚度为0.1～10um。
在本实施例中，请再次参阅图3，所述金属层4的表面还覆设有钝化层5，且所述钝化层5上还设置有暴露部分所述金属层4的窗口，其中，所述钝化层5的材质包括SiO2和/或SiN等。
在本实施例中，请参阅图4，一种芯片封装结构，包括设置在框架上的芯片和硅电容，所述芯片和硅电容之间经邦线电连接，其中，所述的硅电容为图2和图3中示出的硅电容。
由图4可以明显看出，硅电容在成品高度上的优势，硅电容完全可以满足当前对电子产品高集成、小型化的产品要求，但当前硅电容采用的电子级硅片的高成本，在一定程度上降低了硅电容的市场竞争力，限制了硅电容的使用。
在本实施例中，一种降低硅电容成本的方法，可以把包括如下步骤：
1)在制作太阳能级单晶或多晶棒时，通过掺杂五价P杂质，形成N型低电阻率在0.003Ω·cm以下的硅衬底；具体是在太阳能级单晶或多晶硅制作过程中，通过掺磷杂质，将硅衬底电阻率降低到0.002-0.003Ω·cm，随后完成单晶生长、截断滚圆、切片、倒角磨片、化学腐蚀、抛光等步骤，在当前太阳能级硅片制程基础上，取消切方步骤，完成晶圆的制作；
2)通过物理气相沉积(PVD)或化学气相沉积(CVD)工艺硅衬底上制作TiN层，且控制沉积的温度在300～620℃；或者，通过湿法或干法热氧化的方式将硅衬底表层区域的硅氧化生成SiO2，且控制氧化的温度为920～1200℃，以所述TiN层或SiO2层作为阻挡层，该阻挡层可以有效阻挡硅衬底中的金属杂质扩散到电容绝缘介质层中，使电容有更低的漏电和更高的可靠性；
3)通过在低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层沉积(ALD)、物理气象沉积(PVD)等方式在阻挡层上沉积绝缘介质层，沉积厚度位5nm～100um，其沉积温度为300～1000℃；
4)通过离子化金属等离子体(IMP)物理气相沉积方式在绝缘介质层上沉积金属层，所述金属层的材质为包含0.1～5％的铜的铝铜合金，且控制金属层的厚度为0.1um～10um。
本发明实施例提供的一种硅电容，可以应用于硅电容器件，将太阳能级的单晶或多晶硅衬底的电阻率降低到0.003Ω·cm以下，采用太阳能级硅(6N～9N)替代电子级硅(11N以上)，可以显著降低器件的成本，更加节能环保，另外，本发明实施例提供的一种硅电容，还增加了低电阻率的阻挡层，有效降低了电容漏电并提高电容可靠性。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种硅电容，其特征在于包括：依次层叠设置的硅衬底、阻挡层、绝缘介质层和金属层，其中，所述硅衬底包括掺杂磷杂质的单晶硅或多晶硅。
2.根据权利要求1所述的硅电容，其特征在于：所述磷杂质包括五价磷；
和/或，所述硅衬底的电阻率在0.003Ω·cm以下；优选的，所述硅衬底的电阻率为0.002-0.003Ω·cm。
3.根据权利要求1所述的硅电容，其特征在于：所述阻挡层的材质包括TiN或SiO2，所述阻挡层的厚度为0.1nm～20nm。
4.根据权利要求1所述的硅电容，其特征在于：所述绝缘介质层的材质包括二氧化硅、氮氧化硅、氮化硅中的任意一种或两种以上的组合；优选的，所述绝缘介质层的厚度为
5.根据权利要求1所述的硅电容，其特征在于：所述金属层的材质包括包含0.1～5％的铜的铝铜合金，所述金属层的厚度为0.1～10um；
和/或，所述硅电容还包括钝化层，所述钝化层覆盖所述金属层的部分；优选的，所述钝化层的材质包括SiO2和/或SiN。
6.如权利要求1-5中任一项所述的硅电容的制作方法，其特征在于，包括：
以掺杂磷杂质的单晶或多晶硅作为硅衬底；
在所述硅衬底上制作形成阻挡层；
在所述阻挡层上制作形成绝缘介质层；
在所述绝缘介质层上制作形成金属层。
7.根据权利要求6所述的制作方法，其特征在于，包括：在制作单晶或多晶硅的过程中，掺入磷杂质。
8.根据权利要求6所述的制作方法，其特征在于，包括：采用物理气相沉积或化学气相沉积的方式在硅衬底上制作形成TiN层，且控制沉积的温度为300～620℃；或者，采用湿法或干法热氧化的方式将硅衬底表层的部分区域氧化形成SiO2层，且控制氧化的温度为920～1200℃，以所述TiN层或SiO2层作为阻挡层。
9.根据权利要求6所述的制作方法，其特征在于，包括：采用低压化学气相沉积、等离子体增强化学气相沉积、高密度等离子体化学气相沉积、原子层沉积、物理气象沉积中的任意一种方式在阻挡层上沉积形成绝缘介质层，且控制沉积的温度为300～1000℃。
10.根据权利要求6所述的制作方法，其特征在于，包括：采用离子化金属等离子体物理气相沉积方式在绝缘介质层上沉积形成包含0.1～5％的铜的铝铜合金，并以所述包含0.1～5％的铜的铝铜合金作为金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210364575.6A CN116525687A (zh) | 2022-04-11 | 2022-04-11 | 硅电容及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210364575.6A CN116525687A (zh) | 2022-04-11 | 2022-04-11 | 硅电容及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116525687A true CN116525687A (zh) | 2023-08-01 |
Family
ID=87406934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210364575.6A Pending CN116525687A (zh) | 2022-04-11 | 2022-04-11 | 硅电容及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116525687A (zh) |
-
2022
- 2022-04-11 CN CN202210364575.6A patent/CN116525687A/zh active Pending
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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