CN116419486A - 测试基板及其制造方法及探针卡 - Google Patents

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Abstract

本发明提供一种测试基板，包括基底以及第一增层结构。基底具有相对的第一表面与第二表面。基底包括第一导电图案。第一导电图案包括多个导电连接件，且每一导电连接件由基底的第一表面贯穿至第二表面。第一增层结构设置于第一表面上。第一增层结构具有第二导电图案。第一导电图案电性连接至第二导电图案，且第一导电图案的尺寸大于等于第二导电图案的尺寸。另提供一种测试基板的制造方法与一种探针卡。

Description

测试基板及其制造方法及探针卡
技术领域
本发明涉及一种基板及其制造方法及测试装置，且特别是涉及一种测试基板及其制造方法及探针卡。
背景技术
一般而言，探针卡的测试基板具有相对的探针端与印刷电路板端，探针端用于连接晶圆，随着半导体工艺不断微缩，晶圆上的金属垫(Pad)密度随之增加，间距缩小，探针也必需跟着缩小间距，如此一来，相应的测试基板与探针卡设计变得极为重要。因此如何降低探针卡的制造成本及提高良率与可靠度实为一种挑战。
发明内容
本发明提供一种测试基板及其制造方法及探针卡，其可以降低探针卡的制造成本及提高良率。
本发明的一种测试基板，包括基底以及第一增层结构。基底具有相对的第一表面与第二表面。基底包括第一导电图案。第一导电图案包括多个导电连接件，且每一导电连接件由基底的第一表面贯穿至第二表面。第一增层结构设置于第一表面上。第一增层结构具有第二导电图案。第一导电图案电性连接至第二导电图案，且第一导电图案的尺寸大于等于第二导电图案的尺寸。
在本发明的一实施例中，上述的第一增层结构由多个第一图案化导电层与多个第一介电层交替堆叠所组成。
在本发明的一实施例中，上述的测试基板更包括第二增层结构。第二增层结构设置于第一增层结构相对于基底的表面上。第一增层结构与第二增层结构之间包括介电质对介电质接合介面和金属对金属接合介面的第一接合介面。
在本发明的一实施例中，上述的第二增层结构由多个第二图案化导电层与多个第二介电层交替堆叠所组成。
在本发明的一实施例中，上述的测试基板更包括线路载板。线路载板设置于第二表面上。线路载板包括多层陶瓷载板或多层有机载板。
在本发明的一实施例中，上述的基底与线路载板之间包括介电质对介电质接合介面和金属对金属接合介面的第二接合介面，或基底与线路载板之间包括多个导电端子。
本发明的一种测试基板的制造方法至少包括以下步骤。提供具有相对的第一表面与第二表面的基底。形成第一导电图案于基底内，其中第一导电图案包括多个导电连接件，且每一导电连接件由基底的第一表面贯穿至第二表面。执行增层工艺，以于第一表面上形成第一增层结构。第一增层结构具有第二导电图案。第一导电图案电性连接至第二导电图案。第一导电图案的尺寸大于等于第二导电图案的尺寸。
在本发明的一实施例中，上述的制造方法更包括以下步骤。藉由混合接合工艺将第二增层结构接合于第一增层结构上。
在本发明的一实施例中，上述的制造方法更包括以下步骤。藉由混合接合工艺将线路载板接合于第二表面上。藉由多个导电端子将线路载板接合于第二表面上。
本发明的一种探针卡，包括测试基板、多个探针以及印刷电路板。测试基板，包括基底以及第一增层结构。基底具有相对的第一表面与第二表面。基底包括第一导电图案。第一导电图案包括多个导电连接件，且每一导电连接件由基底的第一表面贯穿至第二表面。第一增层结构设置于第一表面上。第一增层结构具有第二导电图案。第一导电图案电性连接至第二导电图案，且第一导电图案的尺寸大于等于第二导电图案的尺寸。测试基板位于印刷电路板与多个探针之间。
基于上述，本发明的测试基板结合具有贯穿基底两表面的多个导电连接件与增层结构的设计，于工艺过程可以在两表面上同时进行电性测试准确监控生产良率。最后在完成测试基板的制作后，只需将测试基板进行切割，取下良品即可接续后续工艺完成所需的探针卡，如此一来，可以降低制造成本及提高良率与可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1C是依据本发明一些实施例的测试基板的部分制造方法的部分剖面示意图。
图1D是依照本发明一些实施例的测试基板进行电性测试的剖面示意图。
图1E是依照本发明一些实施例的测试基板的俯视示意图。
图2A至图2C是依据本发明一些实施例的测试基板的部分制造方法的部分剖面示意图。
图3是依据本发明一些实施例的测试基板的部分剖面示意图。
图4是依据本发明一些实施例的测试基板的部分剖面示意图。
图5是依据本发明一些实施例的探针卡的部分剖面示意图。
图6是依据本发明一些实施例的探针卡的部分剖面示意图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
本文所使用之方向用语(例如，上、下、右、左、前、后、顶部、底部)仅作为参看所绘图式使用且不意欲暗示绝对定向。
除非另有明确说明，否则本文所述任何方法绝不意欲被解释为要求按特定顺序执行其步骤。
参照本实施例之图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述之实施例。图式中的层或区域的厚度、尺寸或大小会为了清楚起见而放大。相同或相似之参考号码表示相同或相似之元件，以下段落将不再一一赘述。
图1A至图1C是依据本发明一些实施例的测试基板的部分制造方法的部分剖面示意图。图1D是依照本发明一些实施例的测试基板进行电性测试的剖面示意图。图1E是依照本发明一些实施例的测试基板的俯视示意图。
请参照图1A，在本实施例中，测试基板的制造过程可以包括以下步骤。首先，提供具有相对的第一表面110a与第二表面110b的基底110。在一些实施例中，基板110的材料可以为玻璃、硅晶圆或其他适宜可以承受后续的工艺且可以用于形成后续导电图案的材料。
请参照图1B，于基底110内形成第一导电图案112，其中第一导电图案112包括多个导电连接件114，且每一导电连接件114由基底110的第一表面110a贯穿至第二表面110b。在此，第一导电图案112可以先藉由适宜的钻孔(drilling)工艺形成所需的孔槽，再藉由填充、网版印刷、化镀，电镀或其组合的工艺于孔槽内形成导电材料，其中导电材料可以是由金属(如铜、铝、镍、金、银、锡、铂、钯)、石墨或其他适宜的导电材料所组成，但本发明不限于此。
请参照图1C至图1E，执行增层(build up)工艺，以于第一表面110a上形成第一增层结构120，其中第一增层结构120具有第二导电图案122，且第一导电图案112电性连接至第二导电图案122。此外，第一导电图案112的尺寸可以大于等于第二导电图案122的尺寸，经过上述工艺后即可大致上完成本实施例之测试基板100的制作。据此，本实施例的测试基板100结合具有贯穿基底两表面(第一表面110a与第二表面110b)的多个导电连接件114与增层结构(第一增层结构120)的设计，于工艺过程可以在两表面(第一表面110a与第二表面110b)上同时进行电性测试(如在第一表面110a与第二表面110b藉由飞针测试(Flyingprobe)工具10进行电性测试，如图1D所示)准确监控生产良率。最后在完成测试基板100的制作后，只需将测试基板100进行切割，取下良品(如在图1E中的部分矩形区块可以为良品G，部分矩形区块可以为不良品B)即可接续后续工艺完成所需的探针卡，如此一来，可以降低制造成本及提高良率与可靠度。
在一些实施例中，当基底110的导电图案(第一导电图案112)的尺寸大于增层结构(第一增层结构120)的导电图案(第二导电图案122)的尺寸的设计，可以满足测试基板100两端的间距落差。因此，可以进一步在满足测试基板100两端的间距落差的同时降低制造成本及提高良率与可靠度，但本发明不限于此，第一导电图案112的尺寸也可以等于第二导电图案122的尺寸。在此，第一导电图案112的尺寸与第二导电图案122的尺寸可以是第一导电图案112的间距与第二导电图案122的间距，且间距的定义可以为第一导电图案112与第二导电图案122的相邻两个金属接垫中心点的距离，但本发明不限于此，可以是任何其他适宜的尺寸定义。此外，图1C的剖面示意图可以是对应于图1E中的任一个矩形区块。
在一些实施例中，测试基板两端的接合间距例如是印刷电路板端介于500微米至1000微米之间，而探针端至少小于40微米。此外，基底110与第一增层结构120之间的接合间距介于测试基板两端的接合间距之间，举例而言，基底110与第一增层结构120之间的接合间距例如是200微米，但本发明不限于此，前述接合间距皆可以视实际设计上的需求进行调整。
在一些实施例中，由于是藉由增层工艺将第一增层结构120形成于基底110上，因此，基底110与第一增层结构120之间可以不使用锡球/锡膏进行接合，进而可以避免回焊(reflow)后薄膜与基底易桥接失败不易成功结合之问题，但本发明不限于此。
在一些实施例中，第一增层结构120由多个第一图案化导电层(如第二导电图案122)与多个第一介电层124(薄膜)交替堆叠所组成，其中多个第一图案化导电层(如第二导电图案122)的材料可包括铜、金、镍、铝、铂、锡、其组合、其合金或其他合适的导电材料，而第一介电层124的材料可包括氟膜(Polyfluoroalkoxy,PFA)、液态绝缘材料、干膜(dryfilm)或其他合适的电性绝缘材料。
在一些实施例中，第一增层结构120直接增层在基底110上，换句话说，第一增层结构120直接接触基底110。进一步而言，相较于陶瓷通孔(Through ceramic via,TCV)材料特性不稳定、尺寸有限制，以及高成本(高于玻璃通孔10倍以上)结构而言，依照实际设计上的需求，当本实施例的基底110的材料为玻璃时，导电连接件114可以视为玻璃通孔(Throughglass via,TGV)，当本实施例的基底110的材料为硅晶圆时，导电连接件114可以视为硅通孔(Through silicon via,TSV)，而前述基底110皆可以直接在上面增层形成薄膜结构(第一增层结构120)，因此可以克服陶瓷通孔所产生的问题，但本发明不限于此。
在此必须说明的是，以下实施例沿用上述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A至图2C是依据本发明一些实施例的测试基板的部分制造方法的部分剖面示意图。请参照图2A至图2C，本实施例的测试基板200于第一增层结构120上形成第二增层结构130，因此可以进一步应用于高I/O数且较复杂的晶片，其中第二增层结构130的间距可以是小于第一增层结构120，第二增层结构130可以与第一增层结构120电性连接以形成扇出线路(Fan-out)。测试基板200的制造过程至少包括以下步骤，首先，如图2A至图2B所示，可以接续图1C的结构，于第一增层结构120上接合第二增层结构130，其中第二增层结构130可以先形成于载板20上。在此，载板20可以是玻璃载板，但本发明不限于此。
进一步而言，例如是可以藉由混合接合(hybrid bonding)工艺将第二增层结构130接合于第一增层结构120上，因此，第一增层结构120与第二增层结构130之间会包括介电质(dielectric)对介电质接合介面和金属(metal)对金属接合介面的第一接合介面S1，但本发明不限于此。
接着，如图2B至图2C所示，在第二增层结构130接合于第一增层结构120上之后，可以藉由雷射工具L进行雷射剥离(laser debonding)工艺将载板20移除，但本发明不限于此，载板20也可以藉由其他适宜的工艺移除。经过上述工艺后即可大致上完成本实施例之测试基板200的制作。
在一些实施例中，第二增层结构130由多个第二图案化导电层132与多个第二介电层134交替堆叠所组成，其中多个第二图案化导电层132的材料可包括铜、金、镍、铝、铂、锡、其组合、其合金或其他合适的导电材料，而第二介电层134的材料可包括聚酰亚胺、苯并环丁烯、聚苯并恶唑或其他合适的电性绝缘材料。
图3是依据本发明一些实施例的测试基板的部分剖面示意图。请参照图3，相较于测试基板200而言，本实施例的测试基板300进一步于基底110的第二表面110b上接合线路载板30，因此可以进一步应用于更高I/O数且较复杂的晶片。在此，线路载板30可以包括多层陶瓷载板(Multi-layer ceramic,MLC)或多层有机载板(Multi-layer organic,MLO)。
在一些实施例中，当线路载板30为多层陶瓷载板时，可以藉由混合接合工艺将线路载板30接合于第二表面110b上，使线路载板30电性连接至基底110，因此，基底110与线路载板30之间会包括介电质对介电质接合介面和金属对金属接合介面的第二接合介面S2，但本发明不限于此，在其他实施例中，基底110与线路载板30之间可以藉由其他方式进行接合。
图4是依据本发明一些实施例的测试基板的部分剖面示意图。请参照图4，相较于测试基板300而言，本实施例的测试基板400藉由多个导电端子40将线路载板30接合于第二表面110b上，换句话说，基底110与线路载板30之间可以包括多个导电端子40。在此，导电端子40可以是铜核球与锡膏的组合，但本发明不限于此。
在本实施例中，测试基板400更包括底填充材料(Underfill)50，其中底填充材料50可以利用毛细作用渗透到导电端子40之间，以完整包覆每一颗焊点并加热固化，藉此有效提高焊点的机械强度，进而提高测试基板400的可靠度，但本发明不限于此。在此，底填充材料60例如是环氧树脂(epoxy)。
图5是依据本发明一些实施例的探针卡的部分剖面示意图。请参照图5，本实施例的探针卡C是藉由图2C的测试基板200所加工而成。进一步而言，探针卡C包括测试基板200、多个探针60以及印刷电路板70，其中测试基板200位于印刷电路板70与多个探针60之间，因此，在本实施例中，多个探针60可以是直接设置于第二增层结构130上，且印刷电路板70可以是藉由测试基板200电性连接至多个探针60，但本发明不限于此，在未绘示的实施例中，可以使用图1C的测试基板100结合上述探针60与印刷电路板70制造探针卡，如此一来，探针60可以是直接设置于第一增层结构120上。
在一些实施例中，测试基板200不是利用锡球/锡膏回焊接合至印刷电路板70，因此可以避免在高温接合过程易有变形，组装探针60后造成探针共平面性(Co-planarity)不佳的问题，但本发明不限于此。
图6是依据本发明一些实施例的探针卡的部分剖面示意图。请参照图6，本实施例的探针卡C1与图5的实施例的探针卡C的差异在于本实施例的探针卡C1的测试基板200A可以使用多片基底110进行组合(示意地绘示出三片)，以进一步提升探针卡C1的性能，但本发明不限于此。进一步而言，尽管图6绘示出的多片基底110具有相同尺寸，但本发明不限于此，亦即在未绘示的实施例中多片基底110可以具有不同尺寸，举例而言，多片基底110的尺寸由探针60往印刷电路板70的方向可以是由小至大排列，亦可以是两端的基底110的尺寸相等且大于中间基底110的尺寸。此外，尽管图6示意地绘示出三片基底110，但本发明不限于此，基底110的数量可以视实际设计上的需求而定(例如是介于1片至5片之间)。
综上所述，本发明的测试基板结合具有贯穿基底两表面的多个导电连接件与增层结构的设计，于工艺过程可以在两表面上同时进行电性测试准确监控生产良率。最后在完成测试基板的制作后，只需将测试基板进行切割，取下良品即可接续后续工艺完成所需的探针卡，如此一来，可以降低制造成本及提高良率与可靠度。此外，当基底的导电图案的尺寸大于增层结构的导电图案的尺寸的设计，可以满足测试基板两端的间距落差。因此，可以进一步在满足测试基板两端的间距落差的同时降低制造成本及提高良率与可靠度。此外，由于是藉由增层工艺将第一增层结构形成于基底上，因此，基底与第一增层结构之间可以不使用锡球/锡膏进行接合，进而可以避免回焊后薄膜与基底易桥接失败不易成功结合之问题。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种测试基板，其特征在于，包括：
基底，具有相对的第一表面与第二表面，其中所述基底包括第一导电图案，所述第一导电图案包括多个导电连接件，且每一导电连接件由所述基底的所述第一表面贯穿至所述第二表面；以及
第一增层结构，设置于所述第一表面上，其中所述第一增层结构具有第二导电图案，所述第一导电图案电性连接至所述第二导电图案，且所述第一导电图案的尺寸大于等于所述第二导电图案的尺寸。
2.如权利要求1所述的测试基板，其特征在于，所述第一增层结构由多个第一图案化导电层与多个第一介电层交替堆叠所组成。
3.如权利要求1所述的测试基板，其特征在于，还包括第二增层结构，设置于所述第一增层结构相对于所述基底的表面上，其中所述第一增层结构与所述第二增层结构之间包括介电质对介电质接合介面和金属对金属接合介面的第一接合介面。
4.如权利要求3所述的测试基板，其特征在于，所述第二增层结构由多个第二图案化导电层与多个第二介电层交替堆叠所组成。
5.如权利要求1所述的测试基板，其特征在于，还包括线路载板，设置于所述第二表面上，其中所述线路载板包括多层陶瓷载板或多层有机载板。
6.如权利要求5所述的测试基板，其特征在于：
所述基底与所述线路载板之间包括介电质对介电质接合介面和金属对金属接合介面的第二接合介面；或
所述基底与所述线路载板之间包括多个导电端子。
7.一种测试基板的制造方法，其特征在于，包括：
提供基底，其中所述基底具有相对的第一表面与第二表面；
形成第一导电图案于所述基底内，其中所述第一导电图案包括多个导电连接件，且每一导电连接件由所述基底的所述第一表面贯穿至所述第二表面；以及
执行增层工艺，以于所述第一表面上形成第一增层结构，其中所述第一增层结构具有第二导电图案，所述第一导电图案电性连接至所述第二导电图案，且所述第一导电图案的尺寸大于等于所述第二导电图案的尺寸。
8.如权利要求7所述的测试基板的制造方法，其特征在于，还包括：
藉由混合接合工艺将第二增层结构接合于所述第一增层结构上。
9.如权利要求7所述的测试基板的制造方法，其特征在于，还包括：
藉由混合接合工艺将线路载板接合于所述第二表面上；或
藉由多个导电端子将所述线路载板接合于所述第二表面上。
10.一种探针卡，包括：
测试基板，其中所述测试基板包括：
基底，具有相对的第一表面与第二表面，其中所述基底具有第一导电图案，所述第一导电图案包括多个导电连接件，且每一导电连接件由所述基底的所述第一表面贯穿至所述第二表面；以及
第一增层结构，设置于所述第一表面上，其中所述第一增层结构具有第二导电图案，所述第一导电图案电性连接至所述第二导电图案，且所述第一导电图案的尺寸大于等于所述第二导电图案的尺寸；以及
多个探针；以及
印刷电路板，其中所述测试基板位于所述印刷电路板与所述多个探针之间。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066561A (en) * 1997-12-19 2000-05-23 Lsi Logic Corporation Apparatus and method for electrical determination of delamination at one or more interfaces within a semiconductor wafer
JP5550280B2 (ja) * 2009-07-29 2014-07-16 京セラ株式会社 多層配線基板
IT201700051157A1 (it) * 2017-05-11 2018-11-11 Technoprobe Spa Metodo di fabbricazione di un multistrato di una scheda di misura per un’apparecchiatura di test di dispositivi elettronici
US20190219613A1 (en) * 2018-01-12 2019-07-18 AIS Technology, Inc. Redistribution system with homogenous non-conductive structure and method of manufacture thereof
US11121056B2 (en) * 2019-01-27 2021-09-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
TWI737363B (zh) * 2020-06-23 2021-08-21 祁昌股份有限公司 封裝基板之同側電性量測技術

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