CN116405792A - 控制像素输出电平的图像处理装置及其操作方法 - Google Patents

控制像素输出电平的图像处理装置及其操作方法 Download PDF

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Abstract

提供了一种图像传感器及其操作方法。图像传感器包括像素阵列，该像素阵列包括位于第一行中并且包括第一选择晶体管和第一浮置扩散区的第一像素组、位于第二行中并且包括第二选择晶体管和第二浮置扩散区的第二像素组、以及连接到第一像素组和第二像素组二者的列线。当由第一像素组的光电转换元件生成的电荷被传输到第一浮置扩散区时，第一选择晶体管被截止，第二选择晶体管被导通，并且第一电压通过第二选择晶体管被施加到列线。第二像素组的光电转换元件先于第一像素组的光电转换元件生成电荷，以便将电荷传输到第二浮置扩散区。

Description

控制像素输出电平的图像处理装置及其操作方法
相关申请的交叉引用
本申请要求于2022年1月6日在韩国知识产权局提交的韩国专利申请No.10-2022-0002297的优先权，所述申请的公开内容以引用的方式全部并入本文。
技术领域
本文描述的本公开的实施例涉及一种电子装置，并且更具体地，涉及一种控制像素输出电平的图像处理装置及其操作方法。
背景技术
图像传感器可以是例如电荷耦合装置(CCD)图像传感器、互补金属氧化物半导体(CMOS)图像传感器(CIS)等。CMOS图像传感器包括由CMOS晶体管构成的像素，并通过使用包括在每个像素中的光电转换元件(或器件)将光能转换为电信号。CMOS图像传感器通过使用由每个像素生成的电信号来获得关于捕获/拍摄的图像的信息。
发明内容
本公开的实施例提供了一种控制像素输出电平的图像处理装置及其操作方法。
根据实施例，一种图像传感器包括像素阵列，该像素阵列包括位于第一行中并且包括第一选择晶体管和第一浮置扩散区的第一像素组、位于第二行中并且包括第二选择晶体管和第二浮置扩散区的第二像素组、以及连接到第一像素组和第二像素组二者的列线。当由第一像素组的光电转换元件生成的电荷被传输到第一浮置扩散区时，第一选择晶体管被截止，第二选择晶体管被导通，并且第一电压通过第二选择晶体管被施加到列线。第二像素组的光电转换元件先于第一像素组的光电转换元件生成电荷，以便将电荷传输到第二浮置扩散区。
根据实施例，一种图像传感器包括：像素阵列，其包括位于第一行中的第一像素组、位于第二行中的第二像素组以及列线，所述第一像素组包括第一选择晶体管并且对应于第一滤色器，所述第二像素组包括第二选择晶体管并且对应于第二滤色器，所述列线连接到所述第一像素组和所述第二像素组二者；行驱动器，其生成控制像素阵列的每个行的控制信号，以便将所述控制信号提供给第一像素组和第二像素组；以及时序控制器，其控制行驱动器。第一像素组的第一单元像素组共享第一浮置扩散区，第一像素组的第二单元像素组共享第二浮置扩散区，第一像素组的第三单元像素组共享第三浮置扩散区。当由第一像素组的光电转换元件生成的电荷基于控制信号被传输到第一浮置扩散区至第三浮置扩散区时，行驱动器截止第一选择晶体管，导通第二选择晶体管，并通过第二选择晶体管将第一电压施加到列线。第二像素组的光电转换元件先于第一像素组的光电转换元件生成电荷，以便被传输到对应的浮置扩散区。第二行的地址是基于第一行的地址确定的。
根据实施例，一种图像传感器的操作方法包括：将位于第一行中的第一像素组的复位信号与斜坡信号进行比较；通过截止第一像素组的第一选择晶体管并且导通位于第二行中的第二像素组的第二选择晶体管，将第一电压施加到与第一像素组和第二像素组二者连接的列线；导通第一像素组的传输晶体管；在导通第一选择晶体管并且截止传输晶体管之后，将从第一像素组输出的像素信号的图像信号与斜坡信号进行比较；以及通过截止第一选择晶体管并且导通第二选择晶体管，将第一电压施加到列线。第二行的地址是基于第一行的地址确定的。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述和其它目的和特征将变得显而易见。
图1示出根据本公开的实施例的图像处理块的配置的示例。
图2示出图1的图像传感器的配置的示例。
图3示出图2的图像传感器的堆叠型结构的示例。
图4是示出图2的像素阵列的像素组中的一个的示例的电路图。
图5是示出图2的像素阵列的像素组中的一个的示例的电路图。
图6是示出图2的像素阵列的像素组中的一个的示例的电路图。
图7A是一起示出图2的像素阵列和有源负载电路的电路图。
图7B是一起示出图2的像素阵列、有源负载电路和线断开电路的电路图。
图8示出图2的行驱动器的配置的示例。
图9示出图2的像素阵列的像素输出电平控制操作的示例。
图10是示出根据本公开的实施例的像素输出电平控制操作的时序图。
图11是示出根据本公开的实施例的用于控制像素输出电平的图像传感器的操作方法的示例的流程图。
具体实施方式
以下将参照附图更全面地描述本公开的实施例。在所有附图中，相同的附图标记可表示相同的元件。
在详细描述中，参考术语“单元”、“模块”、“块”、“…器或…部”等描述的组件以及附图中示出的功能块将用软件、硬件或它们的组合来实现。例如，软件可以是机器代码、固件、嵌入式代码和应用软件。例如，硬件可包括电气电路、电子电路、处理器、计算机、集成电路、集成电路核、压力传感器、惯性传感器、微机电系统(MEMS)、无源元件或它们的组合。
将理解的是，术语“第一”、“第二”、“第三”等在本文中用于将一个元件与另一个元件区分开，并且元件不受这些术语限制。因此，一个实施例中的“第一”元件可被描述为另一实施例中的“第二”元件。
应当理解，除非上下文另外清楚地指出，否则每个实施例中的特征或方面的描述通常应当被认为可用于其它实施例中的其它类似特征或方面。
如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示。
将理解，当组件被称为在另一组件“上”、“连接到”另一组件、“耦接到”另一组件或“相邻于”另一组件时，该组件可直接在另一组件上、直接连接到另一组件、直接耦接到另一组件或直接相邻于另一组件，或可存在中间组件。还将理解，当组件被称为在两个组件“之间”时，它可以是两个组件之间的唯一组件，或者也可存在一个或多个中间组件。用于描述组件之间的关系的其它词语应当以类似的方式被解释。
图1示出根据本公开的实施例的图像处理块10的配置的示例。图像处理块10可被实现为各种电子装置的一部分，所述电子装置诸如例如智能电话、数字相机、膝上型计算机、台式计算机等。图像处理块10可包括镜头12、图像传感器14、图像信号处理器(ISP)前端块16和图像信号处理器18。
光可从作为拍摄目标的物体、风景等被反射，并且镜头12可接收反射光。图像传感器14可基于通过镜头12接收的光生成电信号。例如，可用互补金属氧化物半导体(CMOS)图像传感器等实现图像传感器14。例如，图像传感器14可以是具有双像素结构或四单元(tetracell)结构的多像素图像传感器。
图像传感器14可包括像素阵列。像素阵列的像素可将光转换成电信号以生成像素值。另外，图像传感器14可包括用于对像素值执行相关双采样(CDS)操作的模/数转换(ADC)电路。将参照图2更详细地描述图像传感器14的配置。
ISP前端块16可对从图像传感器14输出的电信号执行预处理，以便适合于由图像信号处理器18进行处理。
图像信号处理器18可通过适当地处理由ISP前端块16处理的电信号来生成与拍摄的物体和/或风景相关联的图像数据。为此，图像信号处理器18可执行各种处理操作，诸如例如颜色校正、自动白平衡、伽马校正、颜色饱和度校正、坏像素校正和色调校正。
图1中示出一个镜头12和一个图像传感器14。然而，实施例不限于此。例如，在实施例中，图像处理块10可包括多个镜头、多个图像传感器和多个ISP前端块。在这种情况下，多个镜头可具有不同的视场。此外，多个图像传感器可具有不同的功能、不同的性能和/或不同的特性，并且可分别包括不同配置的像素阵列。
图2示出图1的图像传感器14的配置的示例。图像传感器100可包括像素阵列110、行驱动器120、有源负载电路130、线断开电路140、斜坡信号生成器150、ADC电路160、时序控制器170和缓冲器180。
像素阵列110可包括以行和列(即，以矩阵形式)布置的多个像素。多个像素中的每一个可包括光电转换元件。例如，光电转换元件可包括光电二极管、光晶体管管、光栅、钉扎光电二极管等。
像素阵列110可包括多个像素组PG。每个像素组PG可包括两个或更多个像素，即，多个像素。构成像素组PG的多个像素可共享一个浮置扩散区或多个浮置扩散区。图2中示出了像素阵列110包括以具有四行和四列的矩阵形式布置的像素组PG(例如，包括4×4像素组PG)的示例，然而，本公开的实施例不限于此。
像素组PG可包括相同颜色的像素。例如，像素组PG可包括将红色光谱的光转换成电信号的红色像素、将绿色光谱的光转换成电信号的绿色像素、或将蓝色光谱的光转换成电信号的蓝色像素。例如，构成像素阵列110的像素可以以四拜耳(tetra-Bayer)图案的形式布置。
像素阵列110的像素可根据从电子装置外部接收的光的强度或光量通过列线CL1至CL4输出像素信号。例如，像素信号可以是与从电子装置外部接收的光的强度或光量对应的模拟信号。像素信号可通过电压缓冲器(例如，源极跟随器)，然后可通过列线CL1至CL4和有源负载电路130被提供至ADC电路160。
例如，为了控制像素输出电平，根据本公开的实施例的像素阵列110可被配置为在行驱动器120及时序控制器170的控制下将列线CL1到CL4的电压电平调整到期望的电压电平。例如，可基于位于与生成像素信号的像素相邻的另一行中、不生成像素信号并且连接到同一列线的另一像素的操作，将连接至所述像素的列线的电压电平调整到期望的电压电平。
行驱动器120可选择并驱动像素阵列110的行。行驱动器120可对由时序控制器170生成的地址进行解码，并且可生成用于选择和驱动像素阵列110的行的控制信号。例如，控制信号可包括用于选择像素的信号、用于复位浮置扩散区的信号等。行驱动器120可包括用于存储地址的锁存器电路和用于向像素阵列110提供控制信号的逻辑电路。
有源负载电路130可在时序控制器170的控制下单独地启用或停用连接到像素阵列110的像素的列线CL1到CL4。例如，有源负载电路130可包括分别连接到列线CL1至CL4的开关(例如，晶体管)。例如，开关中的每一个可响应于从时序控制器170输出的控制信号而被控制，并且可作为均匀地保持从列线CL1至CL4中的每一条通过每个开关流到接地端子的电流的电流源进行操作。
为了控制连接到像素阵列110的列线CL1到CL4的像素输出电平，线断开电路140可以在时序控制器170的控制下将列线CL1到CL4的电压电平调整到期望的电压电平。在本公开的实施例中，如图7A所示，图像传感器100不包括线断开电路140。在这种情况下，图像传感器100可控制待施加到每个像素组的控制信号，以便调整连接到像素阵列110的列线CL1至CL4的电压电平。
例如，根据本公开的实施例的图像传感器100可选择性地执行线断开电路140调整列线CL1至CL4的电压电平的方法，以及像素阵列110调整列线CL1至CL4的电压电平的方法(例如，控制待施加到像素组的控制信号的方法)。例如，可由时序控制器170设置能够启用上述两种方法之一的寄存器。
斜坡信号生成器150可在时序控制器170的控制下生成斜坡信号RAMP(参考图10)。例如，斜坡信号生成器150可响应于诸如斜坡使能信号的控制信号进行操作。当斜坡使能信号被激活时，斜坡信号生成器150可根据预设值(例如，开始电平、结束电平和斜率)生成斜坡信号RAMP。例如，斜坡信号RAMP可以是在特定时间期间沿预设斜率增加或减小的信号。斜坡信号RAMP可被提供给ADC电路160。
ADC电路160可通过列线CL1至CL4和有源负载电路130从像素阵列110的多个像素接收像素信号，并且可从斜坡信号生成器150接收斜坡信号RAMP。ADC电路160可基于相关双采样(CDS)技术进行操作，以用于从接收的像素信号获得复位信号和图像信号，并且提取复位信号和图像信号之间的差作为有效信号分量。ADC电路160可包括多个比较器COMP和多个计数器CNT。
例如，比较器COMP中的每一个可比较像素信号的复位信号和斜坡信号RAMP，可比较像素信号的图像信号和斜坡信号RAMP，并且可对比较结果执行相关双采样(CDS)。计数器CNT中的每一个可对经过相关双采样的信号的脉冲进行计数，并可输出计数结果作为数字信号。图2中示出了ADC电路160包括四个比较器COMP和四个计数器CNT的示例，但是本公开的实施例不限于此。
时序控制器170可生成地址、控制信号和/或时钟，以用于控制行驱动器120、有源负载电路130、线断开电路140、斜坡信号生成器150和ADC电路160中的每一个的操作和/或时序。时序控制器170可包括能够启用用于调整列线CL1至CL4的电压电平的两种方法之一的寄存器。
另外，时序控制器170可包括用于执行通过像素阵列110调整列线CL1至CL4的电压电平的操作的地址移位器171。例如，地址移位器171可确定与正在生成读取像素信号的像素相邻的像素的地址，并且可将确定的地址提供给行驱动器120。
缓冲器180可包括存储器MEM和读出放大器SA。存储器MEM可存储从ADC电路160的相应计数器CNT输出的数字信号。读出放大器SA可读出并放大存储在存储器MEM中的数字信号。读出放大器SA可输出经放大的数字信号作为图像数据IDAT，并且图像数据IDAT可被提供给图1的ISP前端块16。
图像传感器100可具有堆叠型结构。图3示出图2的图像传感器100的堆叠型结构的示例。参照图3，图像传感器100可具有这样的结构：包括第一半导体衬底SD1和位于第一半导体衬底SD1下方的第二半导体衬底SD2的至少两个半导体衬底在竖直方向“Z”上堆叠。行方向“X”和列方向“Y”可以是成直角、并且与半导体衬底的表面平行的方向。
可在第一半导体衬底SD1的下表面和第二半导体衬底SD2的上表面上形成焊盘，使得焊盘的位置彼此一致。第一半导体衬底SD1和第二半导体衬底SD2可通过焊盘彼此电连接。例如，图2的像素阵列110可形成在第一半导体衬底SD1上，除了图2的像素阵列110之外的其余组件可形成在第二半导体衬底SD2上。
例如，第一半导体衬底SDl可通过焊盘接收由形成在第二半导体衬底SD2上的图2的行驱动器120的逻辑电路生成的控制信号，并且可通过与像素阵列110的列线对应的焊盘将像素信号输出到第二半导体衬底SD2。
图4是示出图2的像素阵列110的像素组PG中的一个的示例的电路图。例如，像素组PG可包括像素PX1至PX2、光电转换元件PD1至PD2、传输晶体管Tx1与Tx2、复位晶体管RST、双转换晶体管DC、驱动晶体管Dx和选择晶体管SEL。
图4中示出了像素组PG具有其中两个像素PX1及PX2分别包括光电转换元件PD1和PD2的结构的示例，但本公开的实施例不限于此。例如，像素组PX可被实现为具有各种不同的结构。
第一像素PX1可包括第一光电转换元件PD1和第一传输晶体管Tx1，并且第二像素PX2可包括相同或类似的组件/元件。像素PX1和PX2可共享复位晶体管RST、双转换晶体管DC、驱动晶体管Dx和选择晶体管SEL。此外，像素PX1及PX2可共享第一浮置扩散区FD1。
第一浮置扩散区FD1或第二浮置扩散区FD2可累积(或聚集)对应于入射光量的电荷。当传输晶体管Tx1和Tx2分别由传输信号VT1和VT2导通时，第一浮置扩散区FD1或第二浮置扩散区FD2可累积(或聚集)从光电转换元件PD1至PD2供应的电荷。因为第一浮置扩散区FD1连接到作为源极跟随器放大器操作的驱动晶体管Dx的栅极端子，所以可形成与累积在第一浮置扩散区FD1处的电荷对应的电压。例如，第一浮置扩散区FD1的电容被描绘为第一电容CFD1。
双转换晶体管DC可由双转换信号VDC驱动。当双转换晶体管DC截止时，第一浮置扩散区FD1的电容可对应于第一电容CFD1。在一般环境中，因为第一浮置扩散区FD1不容易饱和，所以可能不需要增加第一浮置扩散区FD1的电容(例如，CFD1)。在这种情况下，双转换晶体管DC可截止。
然而，在高照度环境中，第一浮置扩散区FD1可容易饱和。为了防止此饱和，可导通双转换晶体管DC，使得第一浮置扩散区FD1与第二浮置扩散区FD2电连接。在这种情况下，浮置扩散区FD1和FD2的电容可增大到第一电容CFD1和第二电容CFD2之和。
传输晶体管Tx1和Tx2可分别由传输信号VT1和VT2驱动，并可将由光电转换元件PD1至PD2生成(或聚集)的电荷传输至第一浮置扩散区FD1或第二浮置扩散区FD2。例如，传输晶体管Tx1和Tx2的第一端可分别连接到光电转换元件PD1至PD2，并且传输晶体管Tx1和Tx2的第二端可与第一浮置扩散区FD1共同连接。
复位晶体管RST可由复位信号VRST驱动并且可将电源电压VDD提供到第一浮置扩散区FD1或第二浮置扩散区FD2。由此，在第一浮置扩散区FD1或第二浮置扩散区FD2处累积的电荷可移动到电源电压VDD的端子，并且第一浮置扩散区FD1或第二浮置扩散区FD2的电压可被复位。
驱动晶体管Dx可放大第一浮置扩散区FD1或第二浮置扩散区FD2的电压，并且可生成对应于放大结果的像素信号PIX。选择晶体管SEL可由选择信号VSEL驱动，并且可以以行为单位选择要读取的像素。当选择晶体管SEL导通时，像素信号PIX可通过列线CL输出到图2的ADC电路160。
为了输出像素信号PIX而通过驱动晶体管Dx和选择晶体管SEL将与电荷量对应的电压从像素PX1和PX2传输至第一浮置扩散区FD1或第二浮置扩散区FD2的上述操作被称为“读出操作”。此外，将传输晶体管Tx1和Tx2导通或截止以使光电转换元件PD1和PD2响应于从电子装置外部入射的光而累积电荷的操作称为“快门操作”。
根据实施例，当传输晶体管Tx1及Tx2分别由传输信号VT1及VT2导通时，第一浮置扩散区FD1或第二浮置扩散区FD2的电位可改变。在此情况下，列线CL的电压电平可受第一浮置扩散区FD1或第二浮置扩散区FD2与驱动晶体管Dx的栅极之间的耦合影响。在线断开电路140被停用的情况下，为防止耦合，可在传输晶体管Tx1和Tx2导通的同时截止选择晶体管SEL。在选择晶体管SEL截止的情况下，列线CL可处于浮置状态，因此可具有任意电压电平。
类似地，在对应于另一像素组的选择晶体管截止的同时，连接到图4中未示出的该另一像素组的列线可处于浮置状态，并且因此，该列线可具有任意的电压电平。因此，当像素阵列110的选择晶体管截止时，列线(例如，图2的列线CL1到CL4)可具有任意不同的电压电平。在这种情况下，当选择晶体管再次导通时，列线的电压电平可具有不同的稳定时间。为此，对于每条列线的相关双采样(CDS)的精度可能降低，并且图像传感器的动态范围也可能降低。
因此，为了防止当选择晶体管截止时列线具有不同的电压，根据本公开的实施例的图像传感器100可通过如参照图2所述的像素阵列110和/或线断开电路140的操作将每条列线的电压电平调整到期望的电压电平。例如，可基于像素组中的复位浮置扩散区的电压电平来确定期望的电压电平。结果，可防止列线在选择晶体管截止时具有不同的电压。将参照图7A、图7B和图8至图10详细描述根据本公开的实施例的调整列线的电压电平的方式。
图5是图2的像素阵列110的像素组PG的一个的示例的电路图。参照图5，像素组PG可包括像素PX1至PX4、光电转换元件PD1至PD4、传输晶体管Tx1至Tx4、复位晶体管RST、双转换晶体管DC、驱动晶体管Dx及选择晶体管SEL。
第一像素PX1可包括第一光电转换元件PD1和第一传输晶体管Tx1，并且其余像素PX2、PX3和PX4中的每一个可包括相同或类似的组件/元件。像素PX1至PX4可共享复位晶体管RST、双转换晶体管DC、驱动晶体管Dx和选择晶体管SEL。此外，像素PX1到PX4可共享第一浮置扩散区FD1。
通过双转换晶体管DC扩展第一浮置扩散区FD1的电容、传输晶体管Tx1至Tx4的操作、复位晶体管RST、驱动晶体管Dx和选择晶体管SEL的操作、以及列线CL根据选择晶体管SEL的导通/截止而发生的电压电平变化可与参照图4所述的相同或基本相似。因此，为了便于说明，将省略对它们的进一步描述。
图6是示出图2的像素阵列110的像素组PG中的一个的示例的电路图。参照图6，像素组PG可包括三个单元像素组UPG，并且每个单元像素组UPG包括三个像素PX1到PX3。第一像素PX1可包括第一光电转换元件PD1和第一传输晶体管Tx1，并且其余像素PX2和PX3中的每一个可包括相同或类似的组件/元件。像素PX1至PX3可共享复位晶体管RST、双转换晶体管DC、驱动晶体管Dx和选择晶体管SEL。此外，像素PX1到PX3可共享第一浮置扩散区FD1。
通过双转换晶体管DC扩展第一浮置扩散区FD1的电容、传输晶体管Tx1至Tx3的操作、复位晶体管RST、驱动晶体管Dx和选择晶体管SEL的操作、以及列线CL根据选择晶体管SEL的导通/截止而发生的电压电平变化可与参照图4所述的相同或基本相似，因此，为了便于说明，将省略对它们的进一步描述。
第二浮置扩散区FD2可通过连接线IL1电连接到相邻单元像素组的浮置扩散区。在此情况下，可进一步增加(或扩展)第一浮置扩散区FD1的电容。根据本公开的实施例，单元像素组UPG还可包括用于将第二浮置扩散区FD2与相邻单元像素组的浮置扩散区电连接的开关元件(例如，诸如双转换晶体管DC的元件)。
图7A是一起示出图2的像素阵列110和有源负载电路130的电路图，并且图7B是一起示出图2的像素阵列110、有源负载电路130和线断开电路140的电路图。
例如，图7A示出图2的图像传感器100不包括线断开电路140的实施例，图7B示出图2的图像传感器100包括线断开电路140的实施例。参照图3，像素阵列110可在图像传感器100的第一半导体衬底SD1上实现，并且有源负载电路130和线断开电路140可在第二半导体衬底SD2上实现。
作为示例，在像素阵列110包括以具有M行和N列的矩阵形式布置的像素组(例如，M×N像素组，其中，M和N为正整数)的假设下，在图7A和图7B中示出像素组PG11、PG1N、PGM1及PGMN。此外，为了简化说明，假设像素组PG11至PGMN中的每一个包括一个光电转换元件和一个传输晶体管。然而，本公开的实施例不限于此。例如，根据实施例，像素组PG11至PGMN可实施为图4至图6中示出的像素组中的一个。
像素组PG11至PGMN的配置和操作(例如，浮置扩散区FD11至FDMN的电荷积累，以及复位晶体管RST11至RSTMN、驱动晶体管Dx11至DxMN、以及选择晶体管SEL11至SELMN的操作)与参照图4至图6所描述的配置和操作相同或相似。因此，为了便于解释，将省略对它们的进一步的描述。
有源负载电路130可包括分别连接到像素阵列110的列线CL1到CLN的晶体管TR1至TRN。晶体管TR1至TRN可响应于负载电压VLOAD被导通，并且可作为电流源进行操作。例如，可在图2的时序控制器170的控制下提供负载电压VLOAD。
例如，晶体管TR1至TRN可由高电平的负载电压VLOAD导通，并且可作为电流源进行操作，并且从连接到列线CL1的像素组PG11和PGM1输出的像素信号可被提供给ADC电路160。在此情况下，输出的像素信号的电平可约等于输出电压OUT1的电平。
如参照图4描述的，当传输晶体管Tx11至TxMN响应于传输信号VT被导通时，列线CL1到CLN的电压电平可受浮置扩散区FD11至FDMN与驱动晶体管Dx11至DxMN的栅极之间的耦合影响。为了防止这种耦合，可在导通传输晶体管Tx11至TxMN的同时截止选择晶体管SEL11至SELMN。
例如，当选择晶体管SEL11或选择晶体管SELM1被截止时，列线CL1可处于浮置状态，并且因此可具有任意电压电平(例如，第一电压电平)。类似地，当选择晶体管SEL1N或选择晶体管SELMN被截止时，列线CLN可处于浮置状态，并且因此可具有任意电压电平(例如，第N电压电平)。在这种情况下，第一电压电平和第N电压电平可彼此不同。例如，当选择晶体管SEL11至SELMN被截止时，列线CL1至CLN可具有任意不同的电压电平。
在像素信号被传输到ADC电路160之后，为了执行用于输出位于另一行中的像素组的像素信号的处理，应再次导通与位于另一行中的像素组相对应的截止的选择晶体管。例如，在执行使得第M行中的像素组PGM1至PGMN能输出像素信号的处理时，选择晶体管SELM1至SELMN应再次被导通。
在当选择晶体管SELM1至SELMN再次被导通时列线CL1至CLN的电压电平彼此不同的情况下，列线CL1至CLN的电压电平可具有不同的稳定时间。在列线CL1至CLN的电压电平具有不同稳定时间的情况下，列线CL1至CLN中的每一条的相关双采样(CDS)的精度可能降低，并且图像传感器的动态范围也可能降低。
为了防止上述问题，根据本公开的实施例的像素阵列110可将列线CL1至CLN的电压电平调整为期望的电压电平，使得在选择晶体管SELM1至SELMN导通之前，列线CL1至CLN的电压电平被相等地设置。例如，列线CL1到CLN的电压电平可对应于输出电压OUT1到OUTN的电平(例如，像素输出电平)。
例如，可基于位于相邻的不同行中并且不生成像素信号的像素组(例如，已执行读出操作的像素组)的操作，将连接到正生成像素信号的行的像素组(例如，正执行读出操作的像素组)的列线的电压电平调整为期望的电压电平。例如，像素阵列110可基于不生成像素信号的像素组的复位浮置扩散区的电压电平来调整列线CL1至CLN的电压电平(例如，输出电压OUT1至OUTN的电压电平)。
可在行驱动器(例如，图2中的120)及时序控制器(例如，图2中的170)的控制下执行像素阵列110的以上操作。根据本公开的实施例的由像素阵列110控制像素输出电平的操作被称为“像素内LDB(IPL)操作”。当使用IPL操作时，可通过仅使用其中形成有像素阵列110的半导体衬底上的晶体管来防止列线浮置。这将参照图8至10进一步详细描述。
图7B的线断开电路140可执行与上述像素阵列110的IPL操作相同或类似的像素输出电平控制操作。例如，线断开电路140可包括用于将列线CL1至CLN的电压电平调整到期望的电压电平的多个晶体管LD1至LDN和LDB1至LDBN。如参照图3所述，多个晶体管LD1至LDN和LDB1至LDBN可形成在不同于其中形成有像素阵列110的第一半导体衬底SD1的第二半导体衬底SD2中。
晶体管LD1至LDN可响应于线断开信号VLD被导通或截止，晶体管LDB1至LDBN可响应于反相线断开信号VLDB被导通或截止。例如，可在图2的时序控制器170的控制下提供线断开信号VLD和反相线断开信号VLDB。
例如，线断开信号VLD和反相线断开信号VLDB的电压电平可彼此相反。即，当线断开信号VLD的电压电平为高电平时，反相线断开信号VLDB的电压电平可为低电平。相反，当线断开信号VLD的电压电平为低电平时，反相线断开信号VLDB的电压电平可为高电平。
例如，晶体管LD1至LDN的第一端可连接至有源负载电路130的晶体管TR1到TRN，并且晶体管LD1至LDN的第二端可连接至列线CL1至CLN。此外，晶体管LDB1至LDBN的第一端可被供应有电源电压VDD，并且晶体管LDB1至LDBN的第二端可连接至有源负载电路130的晶体管TR1至TRN和列线CL1至CLN。
当从像素阵列110的一行的像素组输出的像素信号被传输到ADC电路160时，晶体管LD1至LDN可响应于高电平的线断开信号VLD被导通，晶体管LDB1至LDBN可响应于低电平的反相线断开信号VLDB被截止。在此情况下，根据实施例，其电平与输出电压OUT1至OUTN的电平相同的像素信号可被传输至ADC电路160，并且列线CL1至CLN的电压电平不被单独地调整。
线断开电路140可将列线CL1至CLN的电压电平调整到期望的电压电平，使得在选择晶体管SELM1至SELMN被导通之前，列线CL1至CLN的电压电平被相等地设置。例如，列线CL1到CLN的电压电平可对应于输出电压OUT1到OUTN的电平(例如，像素输出电平)。为了调整电压电平，晶体管LDB1至LDBN可响应于高电平的反相线断开信号VLDB被导通。
在与作为像素输出的处理目标的行对应的像素组的选择晶体管被导通之前，导通的晶体管LDB1至LDBN可基于对应的复位浮置扩散区的电压电平来调整列线CL1至CLN的电压电平(例如，输出电压OUT1至OUTN的电压电平)。在此情况下，晶体管LD1至LDN可响应于低电平的线断开信号VLD被截止。
如上所述，线断开电路140可控制像素阵列110的像素输出电平。然而，如参照图3所述，因为线断开电路140实施在第二半导体衬底SD2上并且像素阵列110实施在第一半导体衬底SD1上，所以根据处理半导体衬底的工艺，列线CL1至CLN的电压电平可能不能由线断开电路140均匀地调整。此外，因为相应行的像素组与晶体管LDB1至LDBN之间的距离不同，所以难以基于位于另一行中的像素组的复位浮置扩散区的电压电平来精确地调整列线CL1至CLN的电压电平。
相反，根据本公开的实施例，因为像素阵列110的像素组实现在同一半导体衬底(例如，第一半导体衬底SD1)上，因此调整列线的电压电平的功能不受处理半导体衬底的工艺的影响。此外，对于所有像素组，像素阵列110可基于位于它们之间间隔开多达给定距离的行中的像素组的操作来调整列线的电压电平，因此，像素组的位置可对调整列线电压电平的功能没有影响。因此，像素阵列110的IPL操作可补充线断开电路140的不均匀操作。
如参照图2所述，根据本公开的实施例的图像传感器100可通过像素阵列110或线断开电路140选择性地执行像素输出电平控制操作。例如，在根据图7A的不包括线断开电路140的实施例的情况下，可仅由像素阵列110执行像素输出电平控制操作。相反，在根据图7B的包括线断开电路140的实施例的情况下，可由像素阵列110或线断开电路140执行像素输出电平控制操作。
图8示出图2的行驱动器120的配置的示例。如参照图2所述，行驱动器120可在时序控制器170的控制下向像素阵列110提供用于选择和驱动像素阵列110的行的传输信号VT、复位信号VRST和选择信号VSEL。
行驱动器120可包括读取锁存器电路121、快门锁存器电路122、IPL锁存器电路123、传输逻辑电路124、复位逻辑电路125和选择逻辑电路126。参照图3，像素阵列110可在第一半导体衬底SD1上实施，行驱动器120和时序控制器170可在第二半导体衬底SD2上实施。
锁存器电路121、122和123可基于从时序控制器170提供的控制信号存储由时序控制器170生成的地址，并且可将地址提供给逻辑电路124、125和126。逻辑电路124、125和126可基于从锁存器电路121、122和123提供的地址来控制像素阵列110。
时序控制器170可生成竖直解码信号VDEC，并可将竖直解码信号VDEC提供给读取锁存器电路121和快门锁存器电路122。例如，竖直解码信号VDEC可指示读取锁存器电路121和快门锁存器电路122将存储的行地址(例如，将执行读出操作和快门操作的行的地址)。如参照图4所述，读出操作是指为了输出像素信号而从像素读出数据的操作，快门操作是指打开快门以使像素从电子装置的外部接收光的操作。
时序控制器170可包括基于竖直解码信号VDEC生成IPL竖直解码信号VDEC_IPL的地址移位器171。例如，地址移位器171可生成指示从与竖直解码信号VDEC对应的行地址移位多达给定行数的行地址的IPL竖直解码信号VDEC_IPL。
例如，IPL竖直解码信号VDEC_IPL可指示IPL锁存器电路123将存储的行地址(例如，将执行IPL操作的行的地址)。例如，将执行IPL操作的行的地址可以是从将执行读出操作的行的地址移位多达给定行数的地址。例如，将执行IPL操作的像素阵列110的行可以是像素阵列110的行中读出操作已完成的一行。
此外，时序控制器170可生成用于激活锁存器电路121、122和123存储和保持地址的操作(例如，确定是否存储和保持所提供的地址的操作)的锁存器使能信号VDA_RD_EN、VDA_SH_EN和VDA_IPL_EN。例如，在根据本公开的实施例的锁存器电路121、122和123未被提供有激活的锁存器使能信号VDA_RD_EN、VDA_SH_EN和VDA_IPL_EN的情况下，即使向其提供竖直解码信号VDEC或IPL竖直解码信号VDEC_IPL，锁存器电路121、122和123也可能不能存储相应的行地址。
此外，时序控制器170可生成用于控制锁存器电路121、122和123的操作的锁存器控制信号VDA_SET和锁存器复位信号VDA_RST。锁存器控制信号VDA_SET可使锁存器电路121、122和123能够存储和保持信号(例如，竖直解码信号VDEC或IPL竖直解码信号VDEC_IPL指示的行地址)，并且锁存器复位信号VDA_RST可使锁存器电路121、122和123能够复位。
如上所述，为了使锁存器电路121、122和123响应锁存器控制信号VDA_SET存储和保持信号，首先，锁存器电路121、122和123被提供有激活的锁存器使能信号VDA_RD_EN、VDA_SH_EN和VDA_IPL_EN。
读取锁存器电路121可在给定时间期间存储并保持像素阵列110的行的地址(以下称为“读出地址”)，在该地址处将执行读出操作，并且快门锁存器电路122可在给定时间期间存储并保持像素阵列110的行的地址(以下称为“快门地址”)，在该地址处将执行快门操作。读取锁存器电路121和快门锁存器电路122二者都可被提供有竖直解码信号VDEC。
例如，读取锁存器电路121可响应于激活的读取锁存器使能信号VDA_RD_EN和锁存器控制信号VDA_SET存储并保持由竖直解码信号VDEC指示的读出地址RDA，并且快门锁存器电路122可响应于激活的快门锁存器使能信号VDA_SH_EN和锁存器控制信号VDA_SET存储并保持由竖直解码信号VDEC指示的快门地址SHA。
在经过给定时间之后，读取锁存器电路121和快门锁存器电路122可响应于锁存器复位信号VDA_RST被初始化。读取锁存器电路121可将读出地址RDA提供到逻辑电路124、125和126，并且快门锁存器电路122可将快门地址SHA提供到传输逻辑电路124和复位逻辑电路125。
IPL锁存器电路123可在给定时间期间存储并保持像素阵列110的行的地址(以下称为“IPL地址”)，在该地址处将执行IPL操作。IPL锁存器电路123可被提供有IPL竖直解码信号VDEC_IPL。例如，IPL锁存器电路123可响应于激活的IPL锁存器使能信号VDA_IPL_EN和锁存器控制信号VDA_SET存储和保持由IPL竖直解码信号VDEC_IPL指示的IPL地址IPLA。在给定时间经过之后，IPL锁存器电路123可响应于锁存器复位信号VDA_RST被初始化。IPL锁存器电路123可将IPL地址IPLA提供到复位逻辑电路125和选择逻辑电路126。
传输逻辑电路124可基于读出地址RDA或快门地址SHA将传输信号VT提供给位于像素阵列110的行中的像素组，在该行处将执行读出操作或快门操作。复位逻辑电路125可基于读出地址RDA、快门地址SHA或IPL地址IPLA，将复位信号VRST提供给位于将执行读出操作、快门操作或IPL操作的行中的像素组。选择逻辑电路126可基于读出地址RDA或IPL地址IPLA，将选择信号VSEL提供给位于将执行读出操作或IPL操作的行中的像素组。
图9示出图2的像素阵列110的像素输出电平控制操作的示例。类似于图7A与图7B，为了简化说明，假设像素组PG11与PGM1中的每一个包括一个光电转换元件PD11或PDM1以及一个传输晶体管Tx11或TxM1。然而，本公开的实施例不限于此。例如，根据实施例，像素组PG11和PGM1可被实施为图4至图6中示出的像素组中的一个。
此外，为了便于说明，在图9中，对于每行仅示出一个像素组。在图9中，假设在像素组PGM1中执行读出操作，并且在像素组PG11中执行IPL操作。下面，将一起参照图8和9给出描述。
在选择晶体管SELM1被导通之前，可基于像素组PG11的IPL操作，将连接到正在生成像素信号(例如，正执行读出操作)的像素组PGM1的列线CL1的电压电平调整到期望的电压电平，所述像素组PG11满足以下条件：(1)位于邻近于像素组PGM1的另一行(例如，行1)，(2)没有正在生成像素信号(例如，其读出操作已完成)，以及(3)连接至相同的列线CL1。
例如，在选择晶体管SELM1被导通之前，可通过像素组PG11的IPL操作(此操作遵循行驱动器120及时序控制器170的控制)将列线CL1的电压电平调整为大约等于其余列线(例如，图7A和图7B的CL2至CLN)的电压电平。
执行IPL操作的像素组可以是已经完成了读出操作的像素组。例如，执行IPL操作的像素组可以是位于从行Row_Read移位多达给定数目“K”个行(K为8、16、32、…)的行Row_IPL中的像素组(Row_IPL＝Row_Read-K)，其中，执行读取操作的像素组位于行Row_Read。
可由基于竖直解码信号VDEC的读出地址RDA确定执行读出操作的像素组所位于的行Row_Read，并且逻辑电路124、125和126可将控制信号VT_RD、VRST_RD和VSEL_RD提供给位于行Row_Read中的像素组。可由基于IPL竖直解码信号VDEC_IPL的IPL地址IPLA确定执行IPL操作的像素组所位于的行ROW_IPL，并且复位逻辑电路125和选择逻辑电路126可将控制信号VRST_IPL和VSEL_IPL提供给位于行ROW_IPL中的像素组。
在一些情况下，对应于同一行的读取地址RDA和IPL地址IPLA可被同时提供至选择逻辑电路126。在此情况下，选择逻辑电路126可被配置为首先输出与读出操作相关联的选择信号VSEL_RD，然后输出与IPL操作相关联的选择信号VSEL_IPL。
例如，当执行读出操作的像素组PGM1的选择晶体管SELM1响应于低电平的选择信号VSEL_RD被截止时，执行IPL操作的像素组PG11的选择晶体管SEL11可响应于高电平的选择信号VSEL_IPL被导通。导通的选择晶体管SEL11可基于复位浮置扩散区FD11的电压电平来调整列线CL1的电压电平。类似于执行读出操作的情况，当复位晶体管RST11响应于复位信号VRST_IPL被导通时，浮置扩散区FD11可被复位。
接下来，当选择晶体管SELM1响应于高电平的选择信号VSEL_RD被导通时，选择晶体管SEL11可响应于低电平的选择信号VSEL_IPL被截止。当选择晶体管SELM1响应于低电平的选择信号VSEL_RD再次被截止时，选择晶体管SEL11可响应于高电平的选择信号VSEL_IPL再次被导通，并且列线CL1的电压电平可基于重新复位的浮置扩散区FD11的电压电平被调整。
例如，根据本公开的实施例，当在读出操作下的像素组的选择晶体管被截止的同时执行IPL操作的像素组的选择晶体管被导通时，可基于复位的浮置扩散区的电压电平来调整列线的电压电平(例如，像素输出电平)。上述方法可代替参照图7描述的使用线断开电路140的像素输出电平控制方法，并且可均匀地调整列线的稳定时间。因此，可提高相关双采样的精度，并且可防止或减小动态范围的减小。
图10是示出根据本公开的实施例的像素输出电平控制操作的时序图。图10的时序图可与具有其中像素PX1及PX2分别包括光电转换元件PD1及PD2的结构的像素组的操作相关联。此外，如在参照图9给出的以上描述中，假设对第M行的像素组PGM1至PGMN执行读出操作，并且对第一行的像素组PG11至PG1N执行IPL操作。下面，将参照图10描述与图7A、图7B和9中所示的像素阵列110相关联的操作。
在时间T1之前，可导通像素组PG11至PG1N的复位晶体管RST11至RST1N以执行IPL操作，并且因此可复位浮置扩散区FD11至FD1N的电压。在时间T1处，响应于高电平的选择信号VSEL_RD，可导通用于执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN。
在时间T1处，选择晶体管SEL11至SEL1N可响应于低电平的选择信号VSEL_IPL被截止。为了对像素组PGM1至PGMN的复位信号执行数字转换，可在时间T1处向斜坡信号RAMP施加偏移，并且斜坡信号RAMP可从时间T2减小。
在时间T3处，响应于低电平的选择信号VSEL_RD，可截止用于执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN，这可防止由高电平的传输信号VT_RD引起的耦合。在此情况下，可响应于高电平的选择信号VSEL_IPL导通用于执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N，并且可基于复位浮置扩散区FD11至FD1N的电压电平调整列线CL1至CLN的电压电平。
在复位信号的数字转换结束的情况下，为了将像素信号PIX的图像信号转换为数字信号，可在时间T3处再次向斜坡信号RAMP施加偏移。此外，在时间T3处，传输晶体管TxM1至TxMN可响应于高电平的传输信号VT_RD被导通，并且由光电转换元件PDM1至PDMN生成的电荷可开始被传输到浮置扩散区FDM1至FDMN。例如，在时间T3处传输到浮置扩散区FDM1至FDMN中的每一个的电荷可以是由图4的像素组PG包括的两个光电转换元件PD1和PD2中的一个生成的电荷。
在时间T4处，可响应于低电平的传输信号VT_RD再次截止传输晶体管TxM1至TxMN，并且响应于高电平的选择信号VSEL_RD，可再次导通选择晶体管SELM1至SELMN。在时间T4处，可响应于低电平的选择信号VSEL_IPL再次截止用于执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N。
从时间T5开始，斜坡信号RAMP的电平可降低以对图像信号执行数字转换。在从时间T5至时间T6的时段中，可比较像素信号PIX的图像信号和斜坡信号RAMP。在时间T5至时间T6的期间中，用于执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N可持续处于截止状态。
在像素信号PIX的图像信号和斜坡信号RAMP被完全比较的时间T6处，可响应于低电平的选择信号VSEL_RD，再次截止其中执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN。在此情况下，可响应于高电平的选择信号VSEL_IPL，再次导通用于执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N，并且可基于复位浮置扩散区FD11至FD1N的电压电平调整列线CL1至CLN的电压电平。
与时间T3类似，可在时间T6处向斜坡信号RAMP施加偏移。此外，在时间T6处，传输晶体管TxM1至TxMN可响应于高电平的传输信号VT_RD被导通，并且由光电转换元件生成的电荷可开始被传输到浮置扩散区FDM1至FDMN。例如，在时间T6处传输到浮置扩散区FDM1至FDMN中的每一个的电荷可以是由图4的像素组PG包括的所有两个光电转换元件PD1和PD2生成的电荷。
从时间T7到时间T9的操作可与上述从时间T4到时间T6的操作相同。在时间T7处，可再次截止用于执行读出操作的像素组PGM1至PGMN的传输晶体管TxM1至TxMN，并且可响应于低电平的选择信号VSEL_IPL再次截止执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N。斜坡信号RAMP的电平可从时间T8开始降低，并且比较操作可在时间T9完成。
在时间T9处，可截止用于执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN。可响应于高电平的复位信号VRST_RD，导通复位晶体管RSTM1至RSTMN，并且可复位浮置扩散区FDM1至FDMN。参照图10描述根据本公开的实施例的像素阵列110中的读出操作和IPL操作的时序，但是本公开的实施例不限于此。例如，可基于不同的实现来修改信号的时序。
图11是示出根据本公开的实施例的用于控制像素输出电平的图像传感器的操作方法的示例的流程图。将一起参照图2、图9和图10描述图11。
在操作S110中，图像传感器100可比较复位信号和斜坡信号RAMP。在操作S120中，图像传感器100可截止将执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN，并且可导通将执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N，并且因此，列线CL1至CLN的电压电平可被调整为给定电压电平。例如，可基于像素组PG11到PG1N的复位浮置扩散区FD11到FD1N的电压电平来确定给定电压电平。
在操作S130中，图像传感器100可导通将执行读出操作的像素组PGM1至PGMN的传输晶体管TxM1至TxMN。在操作S140中，图像传感器100可导通选择晶体管SELM1至SELMN，可截止传输晶体管TxM1至TxMN，并且然后可比较像素信号PIX的图像信号和斜坡信号RAMP。
在操作S150中，图像传感器100可再次截止将执行读出操作的像素组PGM1至PGMN的选择晶体管SELM1至SELMN，并且可再次导通将执行IPL操作的像素组PG11至PG1N的选择晶体管SEL11至SEL1N，并且因此，列线CL1至CLN的电压电平可被调整为给定电压电平。
根据本公开的实施例，可防止列线的电压电平具有不同的稳定时间。
因此，根据本公开的实施例，可增加针对每条列线的相关双采样(CDS)的精度，并且可防止或减小图像传感器的动态范围的减小。此外，可提高输出像素信号的速度。
尽管已经参照本公开的实施例描述了本公开，但是对于本领域的普通技术人员来说将显而易见的是，在不偏离如所附权利要求中阐述的本公开的精神和范围的情况下，可对本公开进行各种改变和修改。

Claims (20)

1.一种图像传感器，包括：
像素阵列，其包括位于第一行中并且包括第一选择晶体管和第一浮置扩散区的第一像素组、位于第二行中并且包括第二选择晶体管和第二浮置扩散区的第二像素组、以及连接到所述第一像素组和所述第二像素组二者的列线，
其中，当由所述第一像素组的光电转换元件生成的电荷被传输到所述第一浮置扩散区时，所述第一选择晶体管被截止，所述第二选择晶体管被导通，并且第一电压通过所述第二选择晶体管被施加到所述列线，并且
其中，所述第二像素组的光电转换元件先于所述第一像素组的光电转换元件生成电荷，并且由所述第二像素组的光电转换元件生成的电荷被传输到所述第二浮置扩散区。
2.如权利要求1所述的图像传感器，其中，所述像素阵列还包括：
第三像素组，其位于第三行中并且包括第三选择晶体管和第三浮置扩散区，
其中，所述第一行至所述第三行以所述第二行、所述第一行和所述第三行的顺序布置，
其中，当由所述第三像素组的光电转换元件积累的电荷被传输到所述第三浮置扩散区时，所述第三选择晶体管被截止，并且第二电压通过所述第一选择晶体管被施加到所述列线，并且
其中，所述第一像素组的光电转换元件先于所述第三像素组的光电转换元件生成电荷，并且由所述第一像素组的光电转换元件生成的电荷被传输到所述第一浮置扩散区。
3.如权利要求1所述的图像传感器，其中，所述第一电压是基于所述第二像素组的经复位的第二浮置扩散区的电压电平确定的。
4.如权利要求1所述的图像传感器，其中，当所述第一选择晶体管被导通时，所述第二选择晶体管被截止；当所述第一选择晶体管被截止时，所述第二选择晶体管被导通，并且所述第一电压通过所述第二选择晶体管被施加到所述列线。
5.如权利要求1所述的图像传感器，其中，所述第一像素组和所述第二像素组中的每一个包括滤色器和两个像素，
其中，所述第一像素组的两个像素共享所述第一浮置扩散区，并且所述第二像素组的两个像素共享所述第二浮置扩散区，并且
其中，所述两个像素分别包括光电转换元件。
6.如权利要求5所述的图像传感器，还包括：
行驱动器，其被配置为生成控制所述像素阵列的每个行的控制信号，其中，所生成的控制信号被提供给所述第一像素组和所述第二像素组；以及
时序控制器，其被配置为控制所述行驱动器，
其中，当由所述第一像素组的光电转换元件生成的电荷基于所述控制信号被传输到所述第一浮置扩散区时，所述行驱动器基于所述控制信号截止所述第一选择晶体管、导通所述第二选择晶体管、并通过所述第二选择晶体管将所述第一电压施加到所述列线，并且
其中，所述第二行的地址是基于所述第一行的地址确定的。
7.如权利要求6所述的图像传感器，其中，所述第一电压是基于所述第二像素组的经复位的第二浮置扩散区的电压电平确定的。
8.如权利要求6所述的图像传感器，其中，所述时序控制器包括：
地址移位器，其被配置为通过移位所述第一行的地址来生成所述第二行的地址。
9.如权利要求6所述的图像传感器，其中，所述行驱动器包括：
第一锁存器电路，其被配置为从所述时序控制器接收所述第一行的地址；
第二锁存器电路，其被配置为从所述时序控制器接收所述第二行的地址；以及
多个逻辑电路，其被配置为从所述第一锁存器电路和所述第二锁存器电路接收所述第一行的地址和所述第二行的地址，并且向所述第一像素组和所述第二像素组提供所述控制信号。
10.如权利要求9所述的图像传感器，其中，当所述第一选择晶体管被导通时，所述第二选择晶体管被截止，当所述第一选择晶体管被截止时，所述第二选择晶体管被导通，并且所述第一电压通过所述第二选择晶体管被施加到所述列线。
11.如权利要求10所述的图像传感器，其中，所述逻辑电路包括：
选择逻辑电路，其被配置为响应于所述第一行的地址向所述第一选择晶体管输出第一选择控制信号，并且响应于所述第二行的地址向所述第二选择晶体管输出第二选择控制信号，并且
其中，所述第一选择晶体管响应于所述第一选择控制信号被导通或截止，并且所述第二选择晶体管响应于所述第二选择控制信号被导通或截止。
12.如权利要求6所述的图像传感器，还包括：
线断开电路，其包括连接到所述列线并被配置为将所述列线的电压电平调整到给定电压电平的晶体管，
其中，当所述第一选择晶体管被导通时，所述晶体管被截止，并且
其中，当所述第一选择晶体管被截止时，所述晶体管导通，使得所述列线的电压电平被调整到第二电压。
13.如权利要求12所述的图像传感器，其中，所述时序控制器包括寄存器，
其中，根据存储在所述寄存器中的值，通过使用所述第二选择晶体管将所述第一电压施加到所述列线，或者通过使用所述线断开电路将所述列线的电压电平调整到所述第二电压。
14.一种图像传感器，包括：
像素阵列，其包括位于第一行中的第一像素组、位于第二行中的第二像素组以及连接到所述第一像素组和所述第二像素组二者的列线，所述第一像素组包括第一选择晶体管并且对应于第一滤色器，所述第二像素组包括第二选择晶体管并且对应于第二滤色器；
行驱动器，其被配置为生成控制所述像素阵列的每一行的控制信号，其中，所生成的控制信号被提供给所述第一像素组和所述第二像素组；以及
时序控制器，其被配置为控制所述行驱动器，
其中，所述第一像素组的第一单元像素组共享第一浮置扩散区，所述第一像素组的第二单元像素组共享第二浮置扩散区，并且所述第一像素组的第三单元像素组共享第三浮置扩散区，
其中，当由所述第一像素组的光电转换元件生成的电荷基于所述控制信号被传输到所述第一浮置扩散区至所述第三浮置扩散区时，所述行驱动器截止所述第一选择晶体管、导通所述第二选择晶体管、并通过所述第二选择晶体管将第一电压施加到所述列线，
其中，所述第二像素组的光电转换元件先于所述第一像素组的光电转换元件生成电荷，并且由所述第二像素组的光电转换元件生成的电荷被传输到相应的浮置扩散区，并且
其中，所述第二行的地址是基于所述第一行的地址确定的。
15.如权利要求14所述的图像传感器，其中，所述第一电压是基于所述第二像素组的复位浮置扩散区的电压电平确定的。
16.如权利要求14所述的图像传感器，其中，所述时序控制器包括：
地址移位器，其被配置为通过移位所述第一行的地址来生成所述第二行的地址。
17.如权利要求14所述的图像传感器，其中，所述行驱动器包括：
第一锁存器电路，其被配置为从所述时序控制器接收所述第一行的地址；
第二锁存器电路，其被配置为从所述时序控制器接收所述第二行的地址；以及
多个逻辑电路，其被配置为从所述第一锁存器电路和所述第二锁存器电路接收所述第一行的地址和所述第二行的地址，并且向所述第一像素组和所述第二像素组提供所述控制信号。
18.如权利要求17所述的图像传感器，其中，当所述第一选择晶体管被导通时，所述第二选择晶体管被截止；当所述第一选择晶体管被截止时，所述第二选择晶体管被导通，并且所述第一电压通过所述第二选择晶体管被施加到所述列线。
19.如权利要求18所述的图像传感器，其中，所述逻辑电路包括：
选择逻辑电路，其被配置为响应于所述第一行的地址向所述第一选择晶体管输出第一选择控制信号，并且响应于所述第二行的地址向所述第二选择晶体管输出第二选择控制信号，并且
其中，所述第一选择晶体管响应于所述第一选择控制信号被导通或截止，并且所述第二选择晶体管响应于所述第二选择控制信号被导通或截止。
20.一种图像传感器的操作方法，包括：
将位于第一行中的第一像素组的复位信号与斜坡信号进行比较；
通过截止所述第一像素组的第一选择晶体管并导通位于第二行的第二像素组的第二选择晶体管，将第一电压施加到连接至所述第一像素组和所述第二像素组二者的列线；
导通所述第一像素组的传输晶体管；
在导通所述第一选择晶体管并截止所述传输晶体管之后，比较从所述第一像素组输出的像素信号的图像信号与斜坡信号；以及
通过截止所述第一选择晶体管并导通所述第二选择晶体管将所述第一电压施加到所述列线，
其中，所述第二行的地址是基于所述第一行的地址确定的。
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