CN116387283A - 半导体元件及其制造方法 - Google Patents

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CN116387283A CN202310245791.3A CN202310245791A CN116387283A CN 116387283 A CN116387283 A CN 116387283A CN 202310245791 A CN202310245791 A CN 202310245791A CN 116387283 A CN116387283 A CN 116387283A
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苏扬芳
夏忠平
刘利晨
钟荣祥
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Abstract

本发明公开了一种半导体元件及其制造方法，包括选择性地移除与第一互连结构同时形成在第一介质层中的第一对准结构，显露出定义在第一介质层中的第一对准沟槽。接着，于第一介质层上形成一导电层，其中导电层填入第一对准沟槽的部分形成第二对准结构，然后用第二对准结构作为对准标记进行微影暨蚀刻工艺，将导电层图案化成第二互连结构。本发明的方法可在第一互连结构和第二互连结构之间获得较佳的对准精确度。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，特别是一种包括互连结构及对准结构的半导体元件以及其制造方法。
背景技术
微影工艺(photolithography)是制造半导体元件的重要步骤，其利用曝光和显影将光掩模上的设计图案转移至光刻胶层，然后用光刻胶层为蚀刻遮罩对其下方的材料层进行蚀刻，从而将设计图案再往下转移至材料层中，制造出一层电路结构。
半导体制造工艺即由重复进行沉积、微影和蚀刻工艺，逐层架构出半导体元件的积体电路结构。随着电路图案设计越来越细致紧密，上下层电路结构之间的对准(alignment)规范也越来越严苛，因为稍微的对准偏移即可能导致接触异常、短路或断线等缺陷。在一些情况下，还需在叠层结构中另制作零层标记(zero mark)以协助对准。
发明内容
本发明目的在于提供一种半导体元件及其制造方法，在省略了零层标记的前提下，可提高上层和下层互连结构之间的对准精确度。相较于传统工艺需要制作零层标记(zero mark)以协助对准，本发明省略了此步骤不仅可节省零层标记的光罩花费，还具有较简化的制程。
本发明一实施例提供了一种半导体元件的制造方法，包括首先提供一衬底，接着于所述衬底上形成第一介质层，然后于所述第一介质层中形成由第一导电层构成的第一互连结构和第一对准结构。进行第一微影暨蚀刻工艺，移除所述第一对准结构，显露出第一对准沟槽。形成第二导电层覆盖所述第一介质层和所述第一互连结构并填入所述第一对准沟槽，形成第二对准结构，其中位于所述第一对准沟槽的上方的所述第二对准结构的上部包括第二对准沟槽。接着，进行第二微影暨蚀刻工艺，移除所述第二对准结构的所述上部以及部分所述第一介质层，显露出位于所述第一对准沟槽中的所述第二对准结构的下部。再来，进行第三微影暨蚀刻工艺，将所述第二导电层图案化成第二互连结构，其中所述第一互连结构和所述第二互连结构电性接触。
本发明另一实施例提供了一种半导体元件，包括衬底，第一介质层位于所述衬底上，第一互连结构及对准结构位于所述第一介质层中，第二介质层位于所述第一介质层上并覆盖所述对准结构的顶面，以及第二互连结构位于所述第二介质层中并直接接触所述第一互连结构的顶面。所述对准结构的所述顶面低于所述第一互连结构的顶面。
本发明又另一实施例提供了一种半导体元件，包括衬底，第一介质层位于所述衬底上，第一互连结构及对准结构位于所述第一介质层中；第二介质层位于所述第一介质层上并覆盖所述对准结构的顶面，以及第二互连结构位于所述第二介质层中且底面直接接触所述第一互连结构的顶面。所述对准结构的所述顶面低于所述第二互连结构的所述底面。
附图说明
所附图示提供对于本发明实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1至图12所绘示为根据本发明一实施例的半导体元件的制造方法的过程中的步骤所涉及到的结构示意图。
其中，附图标记说明如下：
R1 电路区
R2 对准标记区
10 衬底
12 层间介质层
14 导电结构
16 蚀刻停止层
18 第一介质层
22 互连开口
26 第一互连结构
32 第一光刻胶层
34 盖层
36 第二光刻胶层
38 平坦化层
40 抗反射层
42 第三光刻胶层
44 第二互连结构
18a 顶面
18b 顶面
18c 顶面
18d 顶面
24A 第一对准沟槽
24B 第二对准沟槽
32a 第一标记开口
36a 第二标记开口
A1 第一对准结构
A2 第二对准结构
A2a 下部
A2b 上部
CL1 第一导电层
CL2 第二导电层
S1 阶梯差
S2 阶梯差
S3 阶梯差
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的图示，详细说明本发明的技术方案以及所欲达成的功效。本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
本揭露中的多张图式只绘出显示装置的一部分，图中各元件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。文中所描述对于图形中相对元件之上下关系，在本领域之人皆应能理解其系指物件之相对位置而言，因此皆可以翻转而呈现相同之构件，此皆应同属本说明书所揭露之范围。
图1至图12所绘示为根据本发明一实施例的半导体元件的制造方法的过程中的步骤所涉及到的结构示意图。请参考图1，首先提供一衬底10，包括一电路区R1以及一对准标记区R2。接着，于衬底10上形成一层间介质层12，然后于层间介质层12上形成一蚀刻停止层16以及一第一介质层18。
如图1所示，衬底10例如是硅(Si)衬底、磊晶硅(epi-Si)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底或硅覆绝缘(silicon-on-insulator,SOI)衬底，但不限于此。衬底10可以是已经完成部分半导体制程的衬底，包括已制作于其中或其上的结构物和电路元件(图未示)。层间介质层12、蚀刻停止层16和第一介质层18均可以是由电介质材料构成，适用的电介质材料例如包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)电介质材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数电介质材料(porous low-k dielectric material)、有机高分子电介质材料，或者上述材料之组合，但不限于此。
根据本发明一实施例，请参考图1所示，层间介质层12和第一介质层18主要包括氧化硅(SiO2)，蚀刻停止层16则包括不同于层间介质层12和第一介质层18的材料，例如氮化硅(SiN)。根据本发明一些实施例，电路区R1的层间介质层12中可设有导电结构14，其中导电结构14主要是由导电材料构成，适用的导电材料例如包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、钛与氮化钛(Ti/TiN)、多晶硅(poly silicon)、掺杂硅(doped silicon)、硅化物(silicide)等金属或非金属导电材料或其任何组合，但不限于此。导电结构14的顶面大致上与层间介质层12的上表面齐平，并且与蚀刻停止层16直接接触。
请参考图2。接着，进行一微影暨蚀刻工艺，以在电路区R1的第一介质层18中形成多个互连开口22，同时在对准标记区R2的第一介质层18中形成多个第一对准沟槽24A。根据本发明一些实施例，微影暨蚀刻工艺包括利用光刻设备(例如扫描光刻机或步进光刻机)将一光掩模(photomask)上的互连开口22和第一对准沟槽24A的设计图案转移至设置在该第一介质层18上的一光刻胶层(图未示)中，接着再以光刻胶层作为蚀刻遮罩来蚀刻移除第一介质层18被显露出来的部分，从而将互连开口22和第一对准沟槽24A的设计图案再往下转移至第一介质层18中。根据本发明一些实施例，光刻设备是利用形成在衬底10中或者形成在层间介质层12中的一对准结构(图未示)作为对准标记(alignment mark)来对准光掩模和衬底10，以使互连开口22和第一对准沟槽24A形成在预计的位置。根据本发明一些实施例，互连开口22的底部贯穿蚀刻停止层16，大致上停止在导电结构14上，显露出部分导电结构14。第一对准沟槽24A的底部贯穿蚀刻停止层16并且再往下延伸至层间介质层12的上部中，因而第一对准沟槽24A的底部低于互连开口22的底部。
请参考图3，接着形成一第一导电层CL1，全面性地覆盖第一介质层18并且填满互连开口22和第一对准沟槽24A。第一导电层CL1主要包括金属材料，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属材料之化合物、合金，及/或复合层，但不限于此。
请参考图4，接着可进行回蚀刻工艺或化学机械抛光(CMP)工艺，移除位于互连开口22和第一对准沟槽24A之外的多余的第一导电层CL1，从而获得位于互连开口22中的第一互连结构26以及位于第一对准沟槽24A中的第一对准结构A1。如图4所示，第一对准结构A1的顶面和第一互连结构26的顶面大致上互相齐平，第一对准结构A1的底面低于第一互连结构26的底面。
请参考图4至图6，接着，进行第一微影暨蚀刻工艺，移除第一对准结构A1，显露出第一对准沟槽24A。具体地，第一微影暨蚀刻工艺包括先在第一介质层18上形成第一光刻胶层32，然后使用光刻设备(例如扫描光刻机或步进光刻机)将一光掩模(图未示)上的标记开口图案转移至第一光刻胶层32中，形成第一标记开口32a以显露出第一对准结构A1。接着，再用第一光刻胶层32作为蚀刻遮罩，通过第一标记开口32a蚀刻移除第一对准结构A1，显露出第一对准沟槽24A。根据本发明一些实施例，第一微影暨蚀刻工艺是使用第一对准结构A1作为对准标记来对准光掩模和衬底10，以使第一标记开口32a形成在预计的位置。
请参考图7。移除第一光刻胶层32后，接着形成一第二导电层CL2，全面性地覆盖第一介质层18和第一互连结构26并填入第一对准沟槽24A，形成第二对准结构A2。第二导电层CL2主要包括金属材料，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本发明一些实施例，第一导电层CL1与第二导电层CL2可包括选自前述群组的相同材料，例如钨(W)。根据本发明另一些实施例，第一导电层CL1与第二导电层CL2可包括选自前述群组的不同材料，例如第一导电层CL1主要包括钛(Ti)，第二导电层CL2主要包括钨(W)。如图7所示，第二对准结构A2可区分成填充在第一对准沟槽24A内的下部A2a，以及位于第一对准沟槽24A以外的上部A2b，其中上部A2b具有对应于第一对准沟槽24A的轮廓的第二对准沟槽24B。根据本发明一些实施例，可再形成一盖层34，共型地覆盖第二导电层CL2和第二对准沟槽24B。盖层34可包括电介质材料，例如氧化硅(SiO2)。
请参考图8和图9。接着进行第二微影暨蚀刻工艺，移除第二对准结构A2的上部A2b以及部分第一介质层18，显露出位于第一对准沟槽24A中的下部A2a。具体地，第二微影暨蚀刻工艺包括先在盖层34上形成第二光刻胶层36，然后使用光刻设备(例如扫描光刻机或步进光刻机)将一光掩模(图未示)上的标记开口图案转移至第二光刻胶层36中，形成第二标记开口36a以显露出第二对准结构A2。接着，再用第二光刻胶层36作为蚀刻遮罩，通过第二标记开口36a蚀刻显露出来的盖层34、第二导电层CL2和第一介质层18。根据本发明一些实施例，第二微影暨蚀刻工艺是使用第二对准结构A2的第二对准沟槽24B作为对准标记来对准光掩模和衬底10，以使第二标记开口36a形成在预计的位置。根据本发明一实施例，图5至图6的第一微影暨蚀刻工艺和图8至图9的第二微影暨蚀刻工艺使用同一个光掩模。第二对准结构A2的下部A2a的顶面可齐平或略低于自第二标记开口36a中显露出来的第一介质层18的顶面18b，并且都低于未被蚀刻、仍被第二导电层CL2覆盖住的第一介质层18的顶面18a。根据本发明一实施例，第一介质层18的顶面18a和顶面18b之间包括阶梯差S1。
请参考图10和图11。移除剩余的第二光刻胶层36(在图9中示出)后，接着形成一平坦化层38全面性地覆盖电路区R1和对准标记区R2，然后进行第三微影暨蚀刻工艺，移除第二导电层CL2多余的部分，获得第二互连结构44。具体地，第三微影暨蚀刻工艺包括先在平坦化层38上形成第三光刻胶层42，然后使用光刻设备(例如扫描光刻机或步进光刻机)将一光掩模(图未示)上的互连结构图案转移至第三光刻胶层42中，接着再用第三光刻胶层42作为蚀刻遮罩，蚀刻显露出来的平坦化层38、盖层34和部分第二导电层CL2，从而将剩余的第二导电层CL2图案化成第二互连结构44。根据本发明一些实施例，第三微影暨蚀刻工艺是使用第二对准结构A2(在图8中示出)的下部A2a作为对准标记来对准光掩模和衬底10，其中下部A2a和第一介质层18之间明显的边界轮廓使光刻设备较容易对准光掩模和衬底10，获得较佳的对准精确度，使第二互连结构44较准确地形成在预计的位置。平坦化层38可包括电介质材料，例如有机高分子电介质材料。可选择性地在平坦化层38和第三光刻胶层42之间设置一抗反射层40，例如一氮化硅(SiN)层或一氮氧化硅(SiON)层。
如图11所示，为了确保各第二互连结构44之间无残留的第二导电层CL2，以避免各第二互连结构44之间短接，蚀刻第二导电层CL2的步骤可包括对第一介质层18进行过蚀刻，因此电路区R1上位于第二互连结构44附近被过蚀刻而显露出来的第一介质层18的顶面18c会低于被第二互连结构44覆盖住的第一介质层18的顶面18a。对准标记区R2上的第一介质层18的顶面18b(在图9中示出)也会再被过蚀刻至更低的顶面18d，且顶面18d低于顶面18c。根据本发明一实施例，顶面18c和顶面18d之间的阶梯差S3，大于顶面18a和顶面18c之间的阶梯差S2。根据本发明一实施例，由于材料的蚀刻选择比不同，在第三微影暨蚀刻工艺后，第二对准结构A2的下部A2a的顶面可略高于第一介质层18的顶面18d，但仍然低于第一介质层18的顶面18c。根据本发明一实施例，第三微影暨蚀刻工艺后，第二对准结构A2的下部A2a的顶面与顶面18d之间的阶梯差小于第二对准结构A2的下部A2a的顶面与顶面18c之间的阶梯差。
请参考图11和图12。接着，移除剩余的第三光刻胶层42、抗反射层40和平坦化层38，然后形成第二介质层46，第二介质层46全面性地覆盖第一介质层18、第二互连结构44(以及其上的盖层34)和第二对准结构A2的下部A2a，并填满第二互连结构44之间的间隙。然后，进行回蚀刻工艺或化学机械抛光(CMP)工艺，移除第二互连结构44上的第二介质层46和盖层34直到显露出第二互连结构44的顶面，获得本发明之半导体元件。第二介质层46是由电介质材料构成，适用的电介质材料例如包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮掺杂碳化硅(NDC)、低介电常数(low-k)电介质材料例如氟硅玻璃(fluorinated silica glass,FSG)、碳硅氧化物(SiCOH)、旋涂硅玻璃(spin-on glass)、多孔性低介电常数电介质材料(porous low-k dielectric material)、有机高分子电介质材料，或者上述材料之组合，但不限于此。根据本发明一实施例，第二介质层46主要包括氧化硅(SiO2)。
如图12所示，本发明提供之半导体元件，包括衬底10、设置在衬底10上的层间介质层12、设置在层间介质层12上的第一介质层18、设置在第一介质层18中的第一互连结构26及对准结构(即第二对准结构A2的下部A2a)、设置在第一介质层18上并直接覆盖对准结构(即第二对准结构A2的下部A2a)的顶面的第二介质层46，以及设置在第二介质层46中的第二互连结构44。第一互连结构26的顶面与第二互连结构44的底面直接接触并电连接。对准结构(即第二对准结构A2的下部A2a)的顶面和底面则分别被第二介质层46和层间介质层12完全包覆，未与其他电路结构直接接触或电连接。也就是说对准结构(即第二对准结构A2的下部A2a)为电性浮置(electrical floating)。具体地，对准结构(即第二对准结构A2的下部A2a)的顶面低于第一互连结构26的顶面和第二互连结构44的底面，对准结构(即第二对准结构A2的下部A2a)的底面则低于第一互连结构26的底面。
参考图12，第二互连结构44和对准结构(即第二对准结构A2的下部A2a)是由相同一层金属材料(即第二导电层CL2)制造而成，具有相同材质，并且与第一互连结构26的材质(即第一导电层CL1)可相同或不同。
在一些实施例中，参考图12，第二互连结构44和对准结构(即第二对准结构A2的下部A2a)包括相同材料，例如分别可选自由钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属材料之化合物、合金，及/或复合层所构成的群组。
在一些实施例中，参考图12，第二互连结构44和对准结构(即第二对准结构A2的下部A2a)包括不同材料，例如分别可选自由钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属材料之化合物、合金，及/或复合层所构成的群组。
在一些实施例中，参考图12，半导体元件还包括设置在衬底10以及第一介质层18之间的层间介质层12、设置在层间介质层12中的导电结构14，以及设置在层间介质层12和第一介质层18之间的蚀刻停止层16。蚀刻停止层16直接接触导电结构14的顶面。第一互连结构26的底部贯穿蚀刻停止层16，与导电结构14直接接触。
在一些实施例中，参考图12，对准结构(即第二对准结构A2的下部A2a)贯穿蚀刻停止层16并延伸至层间介质层12的上部。对准结构(即第二对准结构A2的下部A2a)的底面低于第一互连结构26的底面。
在一些实施例中，参考图12，第一介质层18包括与第二互连结构44的底面直接接触的顶面18a(第一顶面)、邻近第二互连结构44并且与第二介质层46的底面直接接触的顶面18c(第二顶面)，以及邻近对准结构(即第二对准结构A2的下部A2a)并且与第二介质层46的底面直接接触的顶面18d(第三顶面)，其中顶面18d低于对准结构(即第二对准结构A2的下部A2a)的顶面，对准结构(即第二对准结构A2的下部A2a)的顶面低于顶面18c，顶面18c再低于顶面18a。
在一些实施例中，参考图11，顶面18c和顶面18d之间的阶梯差S3大于顶面18a和顶面18c之间的阶梯差S2。
综合以上，参考图12，本发明利用填充在第一对准沟槽24A中的第二导电层CL2(在图10中示出)所形成的对准结构(即第二对准结构A2的下部A2a)作为对准标记来图案化第二导电层CL2，形成第二互连结构44，如此可在没有零层标记的前提下，提高第一互连结构26和第二互连结构44之间的对准精确度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体元件的制造方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一介质层；
于所述第一介质层中形成由第一导电层构成的第一互连结构和第一对准结构；
进行第一微影暨蚀刻工艺，移除所述第一对准结构，显露出第一对准沟槽；
形成第二导电层覆盖所述第一介质层和所述第一互连结构并填入所述第一对准沟槽，形成第二对准结构，其中位于所述第一对准沟槽的上方的所述第二对准结构的上部包括第二对准沟槽；
进行第二微影暨蚀刻工艺，移除所述第二对准结构的所述上部以及部分所述第一介质层，显露出位于所述第一对准沟槽中的所述第二对准结构的下部；以及
进行第三微影暨蚀刻工艺，将所述第二导电层图案化成第二互连结构，其中所述第一互连结构和所述第二互连结构电性接触。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，形成所述第一互连结构和所述第一对准结构的步骤包括：
于所述第一介质层中形成互连开口和所述第一对准沟槽；
形成所述第一导电层覆盖所述第一介质层并填入所述互连开口和所述第一对准沟槽；以及
移除所述互连开口和所述第一对准沟槽之外的所述第一导电层，获得位于所述互连开口中的所述第一互连结构以及位于所述第一对准沟槽中的所述第一对准结构。
3.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第一导电层和所述第二导电层的材料相同。
4.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第一导电层和所述第二导电层的材料不同。
5.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第一微影暨蚀刻工艺的步骤包括：
于所述第一介质层上形成一第一光刻胶层；
用所述第一对准结构为对准标记，对所述第一光刻胶层进行图案化工艺以形成第一标记开口，并显露出所述第一对准结构；以及
通过所述第一标记开口蚀刻所述第一对准结构。
6.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第二微影暨蚀刻工艺的步骤包括：
于所述第二导电层上形成一第二光刻胶层；
用所述第二对准沟槽为对准标记，对所述第二光刻胶层进行图案化工艺以形成第二标记开口，并显露出所述第二对准结构；以及
通过所述第二标记开口蚀刻所述第二对准结构的所述上部以及部分所述第一介质层。
7.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括：
于所述衬底上形成一层间介质层以及位于所述层间介质层中的导电结构；以及
形成蚀刻停止层于所述层间介质层上并覆盖所述导电结构，其中所述第一互连结构贯穿所述蚀刻停止层，与所述导电结构电性接触。
8.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第三微影暨蚀刻工艺的步骤包括：
形成一平坦化层于所述第二导电层上并覆盖所述第二对准结构的所述下部；
于所述平坦化层上形成一第三光刻胶层；
用所述第二对准结构的所述下部为对准标记，对所述第三光刻胶层进行图案化工艺；以及
蚀刻移除所述平坦化层和所述第二导电层自所述第三光刻胶层显露出来的部分。
9.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第一对准结构的顶面和所述第一互连结构的顶面齐平，所述第一对准结构的底面低于所述第一互连结构的底面。
10.根据权利要求1所述的半导体元件的制造方法，其特征在于，还包括：
形成一第二介质层于所述第一介质层上，覆盖所述第二对准结构的所述下部并填充所述第二互连结构之间的间隙。
11.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第二对准结构的下部的顶面低于所述第二互连结构的底面。
12.一种半导体元件，其特征在于，包括：
衬底；
第一介质层，位于所述衬底上；
第一互连结构及对准结构，位于所述第一介质层中；
第二介质层，位于所述第一介质层上并覆盖所述对准结构的顶面；以及
第二互连结构，位于所述第二介质层中并直接接触所述第一互连结构的顶面，其中所述对准结构的所述顶面低于所述第一互连结构的顶面。
13.一种半导体元件，其特征在于，包括：
衬底；
第一介质层，位于所述衬底上；
第一互连结构及对准结构，位于所述第一介质层中；
第二介质层，位于所述第一介质层上并覆盖所述对准结构的顶面；以及
第二互连结构，位于所述第二介质层中，其中所述第二互连结构的底面直接接触所述第一互连结构的顶面，所述对准结构的所述顶面低于所述第二互连结构的所述底面。
14.根据权利要求12或13所述的半导体元件，其特征在于，所述第二互连结构和所述对准结构的材料相同。
15.根据权利要求12或13所述的半导体元件，其特征在于，所述第二互连结构和所述对准结构的材料包括钨。
16.根据权利要求12或13所述的半导体元件，其特征在于，所述第一互连结构及所述对准结构的材料不同。
17.根据权利要求12或13所述的半导体元件，其特征在于，还包括：
层间介质层，位于所述衬底以及所述第一介质层之间；
导电结构，位于所述层间介质层中；以及
蚀刻停止层，位于所述层间介质层和所述第一介质层之间并覆盖该导电结构，其中所述第一互连结构贯穿所述蚀刻停止层，与所述导电结构电性接触。
18.根据权利要求17所述的半导体元件，其特征在于，所述对准结构贯穿所述蚀刻停止层及部分所述层间介质层，所述对准结构的底面低于所述第一互连结构的底面。
19.根据权利要求12或13所述的半导体元件，其特征在于，所述第一介质层包括：
第一顶面，直接接触所述第二互连结构的底面；
第二顶面，邻近所述第二互连结构且与所述第二介质层的底面直接接触；以及
第三顶面，邻近所述对准结构且与所述第二介质层的底面直接接触，其中所述第三顶面低于所述对准结构的顶面，所述对准结构的顶面低于所述第二顶面，所述第二顶面低于所述第一顶面。
20.根据权利要求19所述的半导体元件，其特征在于，所述第二顶面和所述第三顶面之间的阶梯差大于所述第一顶面和所述第二顶面之间的阶梯差。
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