CN116384453A - 基于对称局部有源忆阻神经形态电路及fpga数字电路 - Google Patents

基于对称局部有源忆阻神经形态电路及fpga数字电路 Download PDF

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Abstract

本发明涉及电子神经元技术领域，尤其涉及基于对称局部有源忆阻神经形态电路及FPGA数字电路，电路由对称局部有源忆阻GM与电容C并联，然后与电感L和双极性方波脉冲VBP串联组成，其中局部有源忆阻GM具有关于原点对称的局部有源区，通过双极型脉冲VBP将GM的静态工作点设置在忆阻局部有源区的“混沌边缘”附近，改变VBP的周期T和占空比B，可对该忆阻神经形态电路的不同放电模态进行调控。本发明提出了一种对称局部有源忆阻GM电路设计，并对该忆阻的非易失性和局部有源特性进行分析，进而设计3阶忆阻神经形态电路，通过FPGA数字电路实现数字化电子神经元电路，验证了该忆阻神经形态电路的有效性和可行性。

Description

基于对称局部有源忆阻神经形态电路及FPGA数字电路
技术领域
本发明涉及电子神经元技术领域，尤其涉及基于对称局部有源忆阻神经形态电路及FPGA数字电路。
背景技术
局部有源器件具有能够放大微弱信号和储存能量的能力；同时，局部有源特性也是系统复杂性的根源所在；局部有源忆阻在电路设计中，可产生更加复杂和丰富的动力学效应，在混沌振荡电路、人工神经元设计和非易失性存储器等众多领域，有着诸多的潜在应用。
随着忆阻研究地不断深入，局部有源忆阻引起广泛的关注。由于忆阻的局部有源特性较为复杂，目前关于局部有源忆阻的研究还处于理论分析和数学建模的阶段。研究表明，神经动力学的峰值行为通过耗散和扩散出现在“混沌边缘”附近，“混沌边缘”是局部有源区的一部分，拥有“混沌边缘”的器件能够展现“学习”、“人工智能”甚至“生命”的能力。
针对现有局部有源忆阻数学模型复杂，难以进行理论分析。本发明提出一种简易的局部有源忆阻，利用FPGA数字电路实验测试平台，设计并实现基于对称局部有源忆阻神经形态电路。
发明内容
针对现有技术中存在的问题，本发明提出了一种对称局部有源忆阻GM电路设计，并对该忆阻的非易失性和局部有源特性进行分析，进而设计3阶忆阻神经形态电路，通过FPGA数字电路实验测试平台实现数字电子神经元电路，验证了该忆阻神经形态电路的有效性和可行性。
本发明所采用的技术方案是：基于对称局部有源忆阻神经形态电路，包括：对称局部有源忆阻GM、电容C、电感L和双极性方波脉冲VBP；对称局部有源忆阻GM与电容C并联，然后与电感L和双极性方波脉冲VBP串联构成一个3阶忆阻神经形态电路；
局部有源忆阻GM具有关于原点对称的局部有源区，通过双极型脉冲VBP将GM的静态工作点设置在忆阻局部有源区的“混沌边缘”附近，通过改变VBP的周期T和占空比B，可对该忆阻神经形态电路的不同放电模态进行调控。
进一步的，对称局部有源忆阻神经形态电路的电路模型为：
Figure SMS_1
其中，vC表示并联电容C上的电压，iL表示流经电感L的电流，双极性方波脉冲VBP可表示为
Figure SMS_2
Vm和T分别表示双极性脉冲VBP的振幅和周期，n是自然数，B是占空比。
进一步的，对称局部有源忆阻GM的电路模型状态方程为：
Figure SMS_3
其中，v、i分别为忆阻输入电压和电流；v0是忆阻内部的状态变量；g是模拟乘法器M1和M2的总增益；G0＝1/R0是忆阻的一个可控参数；RC0为时间常数；R1、R2、R3、R4和R5为反馈参数控制电阻。
进一步的，对称局部有源忆阻GM包括：电阻R0-R5、运算放大器U0、U1、乘法器M1、M2和-tanh(·)电路，R4右端分别与U1的反向输入端和R5的左端连接，R5的右端分别与U1的输出端和R1的左端连接，R1、R2、R3右端连接后与U0的反向输入端连接，U0的反向输入端和输出端并联C0，R3的左端与-tanh(·)电路右端连接，-tanh(·)电路左端分别与R2的左端和U0的输出端连接，U0的输出端连接M1的两个输入端，M1的输出端与M2的一个输入端连接，R4的输入端与M2的另一个输入端连接，M2的输出端与R0左端连接。
进一步的，FPGA数字电路，包括：FPGA开发板、数模转换器和数字示波器，FPGA开发板用于数字化实现3阶忆阻神经形态电路模型；DAC模块用于输出FPGA开发板生成的模拟电压序列；数字示波器用于捕获所产生的不同放电模态。
进一步的，FPGA开发板的型号为Xilinx XC7Z020。
进一步的，数模转换器的型号为AD9767。
进一步的，数字示波器的型号为KEYSIGHT DSOX4154A。
本发明的有益效果：
1、通过改变双极性方波脉冲VBP的周期T和占空比B，可调控该忆阻神经形态电路的放电模态；利用神经形态电路构建神经形态系统，为类脑神经形态计算提供理论基础与硬件技术支撑。
附图说明
图1是本发明的对称局部有源忆阻GM的模拟电路设计图；
图2是本发明的对称局部有源忆阻GM的POP图；
图3是本发明的对称局部有源忆阻GM的DC V-I特性曲线图；
图4是本发明的在MATLAB和Multisim14仿真软件下，对称局部有源忆阻GM的紧磁滞回线图；
图5是本发明的3阶忆阻神经形态电路的结构图；
图6是FPGA数字电路实验测试平台；
图7是Verilog HDL程序层次结构设计图；
图8是在双极性方波脉冲VBP的T＝2ms，B分别等于0.1，0.2，0.3时，MATLAB仿真时序图和FPGA数字电路实验测试平台捕获的实验结果；
图9是在双极性方波脉冲VBP的B＝0.2，T分别等于2.5ms，5ms时，MATLAB仿真时序图和FPGA数字电路实验测试平台捕获的实验结果；
图10是为双极性方波脉冲VBP的T＝0.25ms，B＝0.1时，MATLAB仿真时序图和FPGA数字电路实验测试平台捕获的实验结果。
具体实施方式
下面结合附图和实施例对本发明作进一步说明，此图为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。
如图1所示为对称局部有源忆阻GM，对称局部有源忆阻GM，直流特性关于原点对称的局部有源忆阻电路模型状态方程的建立和设计：
Figure SMS_4
其中，v、i分别为忆阻输入电压和电流；v0是忆阻内部的状态变量；g是模拟乘法器M1和M2的总增益；G0＝1/R0是忆阻的一个可控参数；RC0为时间常数；R1、R2、R3、R4和R5为反馈参数控制电阻；电路参数设置为g＝1、R3＝2kΩ、R1＝R2＝R4＝R5＝10kΩ、R0＝1kΩ和C0＝10nF。图1为对称局部有源忆阻GM的模拟电路设计图。
将其电路模型改写为数学模型：
Figure SMS_5
其中，k＝1/RC0＝10000和G0＝0.001；在理论分析和数值模拟中，可将v0转换为x，其值可视为x＝v0。
首先根据上述的数学模型，可绘制该忆阻的POP图和DC V-I特性曲线图分别如图2和图3所示，进而对该忆阻的非易失性和局部有源特性进行分析。
为了得到对称局部有源忆阻的POP图，假设式(2)第二个方程中的v＝0，将忆阻内部状态标记为X；可以得到dx/dt与X的关系；POP曲线与dx/dt＝0有三个交点，这表明该忆阻具有三个平衡点Q0、Q1和Q2；POP曲线在平衡点Q0和Q2处斜率为负，平衡点Q1处斜率为正；因此，平衡点Q0和Q2为渐进稳定平衡点，平衡点Q1为不稳定平衡点；该局部有源忆阻拥有两个渐进稳定平衡点，说明该局部有源忆阻具有非易失性。
为进一步探讨该忆阻的本质特征，进而进行局部有源特性分析；设V和I分别为输入直流电压和输出直流电流，V和I的直流稳态体系中不存在瞬态，因此忆阻的状态方程满足
Figure SMS_6
进而可得到：
k(5tanhX-X+V)＝0 (3)
通过求解式(3)，可推导出输入直流电压V与内部状态变量X之间的关系为：
V＝-5tanhX+X (4)
将式(4)代入式(2)的第一个方程，可得到输出直流电流I与内部状态变量X间的关系为：
I＝G0X2(-5tanhX+X) (5)
由式(5)可确定该忆阻的直流特性，DC V-I特性曲线图在V-I平面绘制；DC V-I特性曲线在BC区间(1.6353V<V<3.0285V)和DE区间(-3.0285V<V<-1.6353V)上的斜率为负，可判断该忆阻为局部有源忆阻，且该局部有源忆阻的DC V-I特性曲线关于原点对称；对称区间BC和DE均位于局部有源区，可知该对称局部有源忆阻具有两个静态工作点；经过计算小信号导纳函数的零极点，得到当L＝11.5995mH时，V＝±2.8V为该局部有源忆阻的混沌边缘域；换言之，当L＝11.5995mH时，V＝±2.82V，可视为“混沌边缘”。
然后对称局部有源忆阻GM的紧磁滞回线特征进行验证，在该忆阻上并联一个正弦交流电压av＝Asin(2πft)，其固定振幅A＝2.8V，改变其频率f；磁滞旁瓣的面积随着频率f的增大而减小，在频率接近无限大时，紧磁滞回线收缩为一个单值函数；图4为在f＝1kHz、2kHz、5kHz时，MATLAB和Multisim14.0仿真的紧磁滞回线。
本发明提出的3阶忆阻神经形态电路如图5所示，3阶忆阻神经形态电路结构包括一个对称局部有源忆阻GM，一个电容C，一个电感L和一个双极性方波脉冲VBP；对称局部有源忆阻GM与电容C并联，然后与电感L和双极性方波脉冲VBP串联构成一个3阶忆阻神经形态电路，其电路模型可表示为
Figure SMS_7
其中，vC表示并联电容C上的电压，iL表示流经电感L的电流，双极性方波脉冲VBP可表示为
Figure SMS_8
Vm和T分别表示双极性脉冲VBP的振幅和周期，n是自然数，B是占空比；振幅Vm＝2.82V，电容C＝100nF，电感L＝11.5995mH。
可通过改变双极性方波脉冲VBP中的周期T和占空比B的数值，对3阶忆阻神经形态电路所产生的不同放电模态进行调控：a.在T＝2ms，B分别等于0.1，0.2，0.3时，可产生振幅不同的周期一尖峰放电行为；b.在B＝0.2，T分别等于2.5ms，5ms时，可产生周期数不同的尖峰放电行为；c.在T＝0.25ms，B＝0.1时，可产生混沌尖峰放电行为。
考虑到双极性方波脉冲VBP中的周期T和占空比B设置的精确性要求高，很难在模拟电路实验平台准确地验证该3阶忆阻神经形态电路所产生的放电模态。为此，本发明推出一种基于FPGA数字电路实验测试平台，对3阶忆阻神经形态电路所产生不同放电模态进行验证。图6为FPGA数字电路实验测试平台，FPGA数字电路实验测试平台主要由一个XilinxXC7Z020 FPGA开发板、一个14位双通道AD9767数模转换器(DAC)和一个数字示波器KEYSIGHT DSOX4154A组成。FPGA开发板可数字化实现3阶忆阻神经形态电路模型，DAC模块可用于输出FPGA开发板生成的模拟电压序列，数字示波器用于捕获所产生的不同放电模态。
基于四阶龙格-库塔算法将3阶忆阻神经形态电路模型(6)进行离散化处理，得到其离散3阶忆阻神经形态电路模型。在Vivado编译环境中，可操作用于浮点运算的IP核，如加法、减法、乘法和指数等不同运算单元，使用这些IP核搭建出3阶忆阻神经形态电路模型，然后使用Verilog硬件描述语言(HDL)来自定义程序。图7为Verilog HDL程序层次结构设计图，其中包括一个主控模块，实例IP核，自定义函数，算法迭代计算以及输出模块。通过使用IP核的功能生成非线性函数，然后再生成中间变量单元，最后共同构成3阶忆阻神经形态电路模型。为了在示波器上观察FPGA实验结果，还需要通过将计算中使用的浮点数转换为14位整数，通过DAC模块转换为模拟信号并结合系统时钟输出。此外，在转换前可以通过对原始浮点数进行统一调整与放大，使得实验结果数据流充分满足DAC模块输入要求以及充分使用其输出范围。
图8～10分别为在不同的双极性方波脉冲VBP作用下，MATLAB仿真时序图和FPGA数字电路实验测试平台捕获的实验结果。在不同周期T和占空比B的双极性方波脉冲VBP作用下，3阶忆阻神经形态电路可产生不同的放电模态。选择和数值仿真结果相同的周期T和占空比B进行实验验证，实验结果与MATLAB仿真结果基本一致，充分验证3阶忆阻神经形态电路的有效性和可行性。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。

Claims (8)

1.基于对称局部有源忆阻神经形态电路，其特征在于，包括：对称局部有源忆阻GM、电容C、电感L和双极性方波脉冲VBP；对称局部有源忆阻GM与电容C并联，然后与电感L和双极性方波脉冲VBP串联构成一个3阶忆阻神经形态电路；
局部有源忆阻GM具有关于原点对称的局部有源区，通过双极型脉冲VBP将GM的静态工作点设置在忆阻局部有源区的混沌边缘附近，通过改变VBP的周期T和占空比B，对忆阻神经形态电路的不同放电模态进行调控。
2.根据权利要求1所述的基于对称局部有源忆阻神经形态电路，其特征在于，对称局部有源忆阻神经形态电路的电路模型为：
Figure FDA0004066698780000011
其中，vC表示并联电容C上的电压，iL表示流经电感L的电流，双极性方波脉冲VBP可表示为
Figure FDA0004066698780000012
Vm和T分别表示双极性脉冲VBP的振幅和周期，n是自然数，B是占空比。
3.根据权利要求3所述的基于对称局部有源忆阻神经形态电路，其特征在于，对称局部有源忆阻GM的电路模型状态方程为：
Figure FDA0004066698780000013
其中，v、i分别为忆阻输入电压和电流；v0是忆阻内部的状态变量；g是模拟乘法器M1和M2的总增益；G0＝1/R0是忆阻的一个可控参数；RC0为时间常数；R1、R2、R3、R4和R5为反馈参数控制电阻。
4.根据权利要求3所述的基于对称局部有源忆阻神经形态电路，其特征在于，对称局部有源忆阻GM包括：电阻R0-R5、运算放大器U0、U1、乘法器M1、M2和-tanh(·)电路，R4右端分别与U1的反向输入端和R5的左端连接，R5的右端分别与U1的输出端和R1的左端连接，R1、R2、R3右端连接后与U0的反向输入端连接，U0的反向输入端和输出端并联C0，R3的左端与-tanh(·)电路右端连接，-tanh(·)电路左端分别与R2的左端和U0的输出端连接，U0的输出端连接M1的两个输入端，M1的输出端与M2的一个输入端连接，R4的输入端与M2的另一个输入端连接，M2的输出端与R0左端连接。
5.采用权利要求1和2任意一项所述的基于对称局部有源忆阻神经形态电路的FPGA数字电路，其特征在于，包括：FPGA开发板、数模转换器和数字示波器，FPGA开发板用于数字化实现3阶忆阻神经形态电路模型；DAC模块用于输出FPGA开发板生成的模拟电压序列；数字示波器用于捕获所产生的不同放电模态。
6.根据权利要求5所述的所述的基于对称局部有源忆阻神经形态电路的FPGA数字电路，其特征在于：FPGA开发板的型号为Xilinx XC7Z020。
7.根据权利要求5所述的所述的基于对称局部有源忆阻神经形态电路的FPGA数字电路，其特征在于：数模转换器的型号为AD9767。
8.根据权利要求5所述的所述的基于对称局部有源忆阻神经形态电路的FPGA数字电路，其特征在于，数字示波器的型号为KEYSIGHT DSOX4154A。
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