CN116325144A - 具有包括可变厚度阻焊层的衬底的封装件 - Google Patents

具有包括可变厚度阻焊层的衬底的封装件 Download PDF

Info

Publication number
CN116325144A
CN116325144A CN202180057765.7A CN202180057765A CN116325144A CN 116325144 A CN116325144 A CN 116325144A CN 202180057765 A CN202180057765 A CN 202180057765A CN 116325144 A CN116325144 A CN 116325144A
Authority
CN
China
Prior art keywords
solder mask
thickness
substrate
interconnects
mask portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202180057765.7A
Other languages
English (en)
Other versions
CN116325144B (zh
Inventor
方堃
J·杨
S·黄
H·赵
B·曾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN116325144A publication Critical patent/CN116325144A/zh
Application granted granted Critical
Publication of CN116325144B publication Critical patent/CN116325144B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0585—Second resist used as mask for selective stripping of first resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0588—Second resist used as pattern over first resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

一种封装件，包括衬底和耦合到该衬底的电子部件。该衬底包括：至少一个电介质层；多个互连件，位于该至少一个电介质层中；以及阻焊层，位于该至少一个电介质层的表面之上。该阻焊层包括：第一阻焊层部分，包括第一厚度；以及第二阻焊层部分，包括小于该第一厚度的第二厚度。该电子部件位于该第二阻焊层部分之上。

Description

具有包括可变厚度阻焊层的衬底的封装件
相关申请的交叉引用
本专利申请要求2021年1月14日在美国专利商标局提交的未决非临时申请号17/149,498和2020年8月13日提交的美国临时申请号63/065,317的优先权和权益，这些申请的全部内容并入本文，如同在下文中并且出于所有适用的目的完全阐述了它们的全部内容。
技术领域
各种特征涉及封装件和衬底，但更特别地涉及包括阻焊层的衬底。
背景技术
图1图示了包括衬底102、集成器件104和集成器件106的封装件100。衬底102包括至少一个电介质层120、多个互连件122和多个焊料互连件124。多个焊料互连件144耦合到衬底102和集成器件104。多个焊料互连件164耦合到衬底102和集成器件106。多个焊料互连件124耦合到多个互连件122。一直需要提供可靠的封装件和衬底。
发明内容
各种特征涉及封装件和衬底，但更具体地涉及包括阻焊层的衬底。
一个示例提供了一种衬底，该衬底包括至少一个电介质层、位于该至少一个电介质层中的多个互连件、以及位于该至少一个电介质层的表面之上的阻焊层。阻焊层包括：包括第一厚度的第一阻焊层部分和第二阻焊层部分，包括小于第一厚度的第二厚度。
另一个示例提供了一种封装件，该封装件包括衬底和耦合到衬底的电子部件。该衬底包括至少一个电介质层、位于该至少一个电介质层中的多个互连件、以及位于该至少一个电介质层的表面之上的阻焊层。阻焊层包括第一阻焊层部分和第二阻焊层部分，该第一阻焊层部分包括第一厚度，该第二阻焊层部分包括小于第一厚度的第二厚度。电子部件位于第二阻焊层部分之上。
另一个示例提供了一种用于制造衬底的方法。该方法形成至少一个电介质层。该方法在至少一个电介质层中形成多个互连件。该方法在至少一个电介质层的表面之上形成阻焊层。形成阻焊层包括形成包括第一厚度的第一阻焊层部分。形成阻焊层包括形成第二阻焊层部分，该第二阻焊层部分包括小于第一厚度的第二厚度。
附图说明
当结合附图时，从下面阐述的具体实施方式中，各种特征、性质和优点将变得显而易见，在附图中，相同的附图标记始终对应地标识。
图1图示了包括衬底和耦合到衬底的集成器件的封装件的剖面视图。
图2图示了包括具有可变厚度阻焊层的衬底的封装件的剖面视图。
图3图示了具有可变厚度阻焊层的衬底的平面视图。
图4图示了具有可变厚度阻焊层的衬底的剖面视图。
图5图示了具有可变厚度阻焊层的衬底的剖面视图。
图6图示了具有可变厚度阻焊层的衬底的剖面视图。
图7图示了具有可变厚度阻焊层的衬底的剖面视图。
图8图示了具有可变厚度阻焊层的衬底的剖面视图。
图9图示了具有可变厚度阻焊层的衬底的剖面视图。
图10图示了具有可变厚度阻焊层的衬底的平面视图。
图11图示了具有可变厚度阻焊层的衬底的剖面视图。
图12图示了包括具有可变厚度阻焊层的衬底的封装件的剖面视图。
图13A至图13F图示了用于制造包括可变厚度阻焊层的衬底的示例性顺序。
图14图示了用于制造包括可变厚度阻焊层的衬底的方法的示例性流程图。
图15A至图15B图示了用于制造包括具有可变厚度阻焊层的衬底的封装件的示例性顺序。
图16图示了用于制造包括具有可变厚度阻焊层的衬底的封装件的方法的示例性流程图。
图17图示了可以集成本文所描述的管芯、电子电路、集成器件、集成无源器件(IPD)、无源部件、封装件和/或设备封装件的各种电子设备。
具体实施方式
在以下描述中，给出了具体细节以提供对本公开的各种方面的透彻理解。然而，本领域技术人员应理解，这些方面可以在没有这些具体细节的情况下实践。例如，可以在框图中示出电路以便避免在不必要的细节中模糊这些方面。在其他情况下，为了不混淆本公开的方面，可能没有详细示出公知的电路、结构和技术。
本公开描述了一种封装件，该封装件包括衬底和耦合到衬底的电子部件。该衬底包括至少一个电介质层、位于该至少一个电介质层中的多个互连件、以及位于该至少一个电介质层的表面之上的阻焊层。阻焊层包括可变厚度的阻焊层。阻焊层包括：包括第一厚度的第一阻焊层部分和包括小于第一厚度的第二厚度的第二阻焊层部分。电子部件位于第二阻焊层部分之上。阻焊层还包括：包括第二厚度的第三阻焊层。第一阻焊层部分地位于第二阻焊层部分和第三阻焊层部分之间。第一阻焊层部分、第二阻焊层部分和/或第三阻焊层部分可以是连续部分和/或邻接部分。如下面将进一步描述的，第一阻焊层部分两侧上的第二阻焊层部分和第三阻焊层部分的存在有助于防止第一阻焊层部分(其具有更大的厚度)从至少一个电介质层分层，这有助于提供更可靠的衬底并且因此提供更可靠的封装件。
具有可变厚度阻焊层的衬底的示例性封装件
图2图示了包括电子部件和包含可变厚度阻焊层的衬底的封装件200的剖面视图。封装件200包括衬底202、电子部件204、电子部件206和包封层209。电子部件204通过多个焊料互连件240耦合到衬底202的第一表面(例如，顶部表面)。电子部件206通过多个焊料互连件260耦合到衬底202的第一表面。包封层209可以耦合到衬底202的第一表面。包封层209可以位于衬底202、电子部件204和电子部件206之上。包封层209可以包封电子部件204和电子部件206。包封层209可以包括模制物、树脂和/或环氧树脂。电子部件204和/或电子部件206可以包括无源器件和/或集成无源器件。
如图2中所示，衬底202包括至少一个电介质层220、多个互连件222、阻焊层250和阻焊层270。衬底202可以是无芯衬底。多个互连件222位于至少一个电介质层220中。多个互连件222可以包括位于至少一个电介质层220的表面(例如，第一表面、第二表面)之上的多个表面互连件。阻焊层250可以位于衬底202的第一表面之上。阻焊层270可以位于衬底202的第二表面(例如，底面)之上。多个焊料互连件290耦合到衬底202。
阻焊层250可以包括具有不同厚度的不同部分。例如，阻焊层250可以包括第一阻焊层部分250a、第二阻焊层部分250b和第三阻焊层部分250c。第一阻焊层部分250a可以具有第一厚度。第二阻焊层部分250b可以具有小于第一厚度的第二厚度。第三阻焊层部分250c可以具有第二厚度。然而，注意到，第三阻焊层部分250c可以具有不同于第一厚度和第二厚度的第三厚度。第三厚度可以小于第一厚度。第三厚度可以大于或小于第二厚度。
第一阻焊层部分250a的至少一部分可以位于第二阻焊层部分250b和第三阻焊层部分250c之间。第一阻焊层部分250a可以位于第二阻焊层部分250b和第三阻焊层部分250c周围。在一些实现方式中，第二阻焊层部分250b和第三阻焊层部分250c分开约45微米或更小微米。在一些实现方式中，第二阻焊层部分250b和第三阻焊层部分250c之间的中心到中心的距离约为至少45微米。如下面将进一步图示和描述的，在第一阻焊层部分250a的一部分的两侧上存在第二阻焊层部分250b和第三阻焊层部分250c有助于防止第一阻焊层部分250a的一部分从至少一个电介质层220分层，这有助于提供更可靠的衬底202和更可靠的封装件200。第一阻焊层部分250a、第二阻焊层部分250b和/或第三阻焊层部分250c可以是连续的和/或邻接的。
注意到，阻焊层270也可以以与针对阻焊层250所描述的类似方式包括可变厚度的阻焊层。然而，阻焊层270可以具有均匀的厚度。
电子部件204耦合到衬底202，使得电子部件204位于第二阻焊层部分250b之上。阻焊层250中的开口和/或腔可以暴露第二阻焊层部分250b。此类开口和/或腔可以位于第二阻焊层部分250b之上。电子部件204可以位于暴露第二阻焊层部分250b的阻焊层250的开口之上。电子部件206耦合到衬底202，使得电子部件206位于第三阻焊层部分250c之上。阻焊层250中的另一个开口和/或另一个腔可以暴露第三阻焊层部分250c。此类另一个开口和/或另一个腔可以位于第三阻焊层部分250c之上。电子部件206可以位于暴露第三阻焊层部分250c的阻焊层250的开口之上。包封层209可以位于电子部件204和第二阻焊层部分250b之间。包封层209可以填充(例如，部分地填充或完全地填充)电子部件204和第二阻焊层部分250b之间的腔和/或开口。包封层209可以位于电子部件206和第三阻焊层部分250c之间。包封层209可以填充(例如，部分地填充或完全地填充)电子部件206和第三阻焊层部分250c之间的腔和/或开口。
图3至图7图示了包括可变厚度阻焊层的衬底的一部分。图3图示了包括可变厚度阻焊层的衬底301的平面视图。图3中示出的衬底301可以是任何衬底，包括无芯衬底或有芯衬底。衬底301可以被实现为衬底202。衬底301包括阻焊层250、互连件302、互连件304、互连件306和互连件308。互连件302、304、306和/或308可以是位于至少一个电介质层(例如，220)之上的表面互连件(例如，焊盘)。阻焊层250可以围绕(例如，横向围绕)互连件302、304、306和/或308。阻焊层250可以位于互连件302、304、306的部分之上。如图3中所示，阻焊层250包括第一阻焊层部分300a、第二阻焊层部分300b和第三阻焊层部分300c。在一些实现方式中，第二阻焊层部分300b和第三阻焊层部分300c分开约45微米或更小微米。第一阻焊层部分300a可以包括在第二阻焊层部分300b和第三阻焊层部分300c之间的条形部分，其中条形部分具有约45微米或更小的宽度。互连件302和304的暴露部分以及第二阻焊层部分300b可以具有十字形的形状。阻焊层250中的开口和/或腔可以暴露互连件302和304以及第二阻焊层部分300b。此类开口和/或腔可以位于互连件302和304和/或第二阻焊层部分300b之上。暴露互连件302和304的阻焊层250中的开口和/或腔以及第二阻焊层部分300b可以形成十字形的形状。互连件306和308的暴露部分以及第三阻焊层部分300c可以具有十字形的形状。阻焊层250中的另一个开口和/或另一个腔可以暴露互连件306和308以及第三阻焊层部分300c。此类另一个开口和/或另一个腔可以位于互连件306和308和/或第三阻焊层部分300c之上。暴露互连件306和308的阻焊层250中的另一个开口和/或另一个腔以及第三阻焊层部分300c可以形成十字形的形状。
图4图示了跨AA横截面的衬底301的剖面视图。衬底301包括阻焊层250和至少一个电介质层220。第一阻焊层部分300a位于第二阻焊层部分300b和第三阻焊层部分300c周围。第一阻焊层部分300a的一部分地位于第二阻焊层部分300b和第三阻焊层部分300c之间。第一阻焊层部分300a的位于第二阻焊层部分300b和第三阻焊层部分300c之间的部分可以是相对窄的。然而，因为第二阻焊层部分300b和第三阻焊层部分300c位于第一阻焊层部分250a的窄部分的任一侧和/或两侧，所以减小和/或消除了窄部分从至少一个电介质层220分层的可能性，从而提供了更可靠和更坚固的衬底。
第一阻焊层部分300a可以是阻焊层250的主要部分。阻焊层250的大部分可以由第一阻焊层部分300a限定。第一阻焊层部分300a可以具有约12-15微米的厚度。第二阻焊层部分300b和/或第三阻焊层部分300c可以具有约0-15微米(例如，1-12微米)的厚度。第二阻焊层部分300b和/或第三阻焊层部分300c的厚度小于第一阻焊层部分300a的厚度。第一阻焊层部分300a和第二阻焊层部分300b或第三阻焊层部分300c之间的不同厚度会影响位于第二阻焊层部分300b和/或第三阻焊层部分300c之上的部件下面的包封层流动。在一些实现方式中，第二阻焊层部分300b或第三阻焊层部分300c可以没有阻焊层。也就是说，在一些实现方式中，第二阻焊层部分300b或第三阻焊层部分300c中的一个可以不存在，使电介质层(例如，220)暴露。例如，在一些实现方式中，可能没有第三阻焊层部分300c，留下暴露的电介质层220(其随后可能被包封层覆盖)。当在电介质层之上没有阻焊层时和/或当阻焊层的一部分的厚度小于第一阻焊层部分300a的厚度时，此区域可以被认为是阻焊层的开口和/或腔。因此，在没有第三阻焊层部分300c的示例中，该区域可以被称为阻焊层250中的开口和/或腔。在一些实现方式中，没有被第一阻焊层部分300a覆盖的衬底区域(例如，202、301)可以具有十字形的形状。第一阻焊层部分300a、第二阻焊层部分300b和/或第三阻焊层部分300c可以是连续的和/或邻接的。
第二阻焊层部分300b的宽度(例如，W1)可以大于(例如，宽于)互连件302和304的宽度。第二阻焊层部分300b的宽度(例如，W1)可以大于(例如，宽于)可以定位在第二阻焊层部分300b之上的电子部件的宽度。定位在第二阻焊层部分300b之上的腔和/或开口的宽度(例如，W1)可以大于定位在第二阻焊层部分300b之上的电子部件的宽度。该设计允许包封层在电子部件下面流动并且形成在电子部件和第二阻焊层部分300b(或电介质层，如果没有第二阻焊层部分300b的话)之间。
类似地，第三阻焊层部分300c的宽度(例如，W2)可以大于(例如，宽于)互连件306和308的宽度。第三阻焊层部分300c的宽度(例如，W2)可以大于(例如，宽于)定位在第三阻焊层部分300c之上的电子部件的宽度。定位在第三阻焊层部分300c之上的腔和/或开口的宽度(例如，W2)可以大于定位在第二阻焊层部分300b之上的电子部件的宽度。该设计允许包封层在电子部件下面流动并且形成在电子部件和第三阻焊层部分300c(或电介质层，如果没有第三阻焊层部分300c的话)之间。
如图4中所示，第一阻焊层部分300a可以具有第一厚度。第二阻焊层部分300b可以具有小于第一厚度的第二厚度。第三阻焊层部分300c可以具有第二厚度。然而，注意到第三阻焊层部分300c可以具有不同于第一厚度和第二厚度的第三厚度。第三厚度可以小于第一厚度。第三厚度可以大于或小于第二厚度。如上所述，在一些实现方式中，第二阻焊层部分300b或第三阻焊层部分300c可以不存在(例如，这些部分中的一个部分可以具有零厚度)，暴露电介质层220。
图5图示了跨BB横截面的衬底301的示例的剖面视图。衬底301包括至少一个电介质层220、阻焊层250、互连件302和互连件304。第二阻焊层部分300b可以位于互连件302和互连件304之间。互连件302和304可以具有互连件厚度。互连件厚度可以小于第一阻焊层部分300a的第一厚度。互连件厚度可以大于第二阻焊层部分300b的第二厚度。第二阻焊层部分300b的第二厚度可以小于互连件302和304的互连件厚度。
图6图示了跨越BB横截面的衬底301的示例的另一个剖面视图。图6的衬底301类似于图5的衬底301。然而，图6中的第二阻焊层部分300b的厚度大于图5中的第二阻焊层部分300b的厚度。
图7图示了跨BB横截面的衬底301的示例的另一个剖面视图。衬底301包括至少一个电介质层220、阻焊层250、互连件302和互连件304。第二阻焊层部分300b可以位于互连件302和互连件304之间。互连件302和304可以具有互连件厚度。互连件厚度可以小于第一阻焊层部分300a的第一厚度。互连件厚度可以与第二阻焊层部分300b的第二厚度大致相同。
图8和图9图示了耦合到具有可变厚度阻焊层的衬底的电子部件。图8图示了位于衬底301之上的电子部件204和206的AA横截面的剖面视图。电子部件204位于第二阻焊层部分300b之上。电子部件206位于第三阻焊层部分300c之上。第一阻焊层部分300a的一部分可以位于电子部件204和电子部件206之间。可以存在位于电子部件204和第二阻焊层部分300b之间的包封层(例如，209)。可以存在位于电子部件206和第三阻焊层部分300c之间的包封层(例如，209)。
图9图示了跨位于衬底301之上的电子部件204的BB横截面的剖面视图。电子部件204位于第二阻焊层部分300b和互连件302和304之上。电子部件204可以通过焊料互连件902耦合到互连件302。电子部件204可以通过焊料互连件904耦合到互连件304。在电子部件204和第二阻焊层部分300b之间存在间隙900。间隙900可以(部分地或完全地)填充有包封层(例如，209)。因此，可以存在位于电子部件204和第二阻焊层部分300b之间的包封层(例如，209)。
图10至图11图示了包括可变厚度阻焊层的衬底的一部分。图10图示了包括可变厚度阻焊层的衬底1001的平面视图。衬底1001可以被实现为衬底202。衬底1001包括阻焊层250、互连件302、互连件304、互连件306和互连件308。互连件302、304、306和/或308可以是位于至少一个电介质层(例如，220)之上的表面互连件(例如，焊盘)。阻焊层250可以围绕(例如，横向围绕)互连件302、304、306和/或308。阻焊层250可以位于互连件302、304、306的部分之上。如图10中所示，阻焊层250包括第一阻焊层部分300a和第二阻焊层部分300d。如图10中所示，没有被第一阻焊层部分300a覆盖的衬底区域(例如202、301、1001)可以具有十字形和/或双十字形的形状。阻焊层250中的开口和/或腔可以暴露互连件302、304、306、308和第二阻焊层部分300d。暴露互连件302、304、306、308和第二阻焊层部分300d的阻焊层250中的开口和/或腔可以形成十字形和/或双十字形的形状。在一些实现方式中，电子部件204可以耦合到衬底1001，使得电子部件204位于互连件302和304以及第二阻焊层300d的第一部分之上。另一个电子部件206可以耦合到衬底1001，使得电子部件206位于互连件306和308以及第二阻焊层300d的第二部分之上。如本公开中所描述的阻焊层中的开口和/或腔可以包括阻焊层中的沟槽。
第二阻焊层部分300d的第一部分的宽度(例如，W1)可以大于(例如，宽于)互连件302和304的宽度。第二阻焊层部分300d的第一部分的宽度(例如，W1)可以大于(例如，宽于)可以定位在第二阻焊层部分300d的第一部分之上的电子部件(例如，204)的宽度。该设计允许包封层在电子部件下面流动并且形成在电子部件和第二阻焊层部分300d(或电介质层，如果不存在第二阻焊层部分300d)之间。
类似地，第二阻焊层部分300d的第二部分的宽度(例如，W2)可以大于(例如，宽于)互连件306和308的宽度。第二阻焊层部分300d的第二部分的宽度(例如，W2)可以大于(例如，宽于)可以定位在第二阻焊层部分300d的第二部分之上的电子部件的宽度。该设计允许包封层在电子部件下面流动并且形成在电子部件和第二阻焊层部分300d(或电介质层，如果没有第二阻焊层部分300d的话)之间。
图11图示了跨AA横截面的衬底1001的剖面视图。衬底1001包括阻焊层250和至少一个电介质层220。第一阻焊层部分300a位于第二阻焊层部分300d周围。第二阻焊层部分300d具有小于第一阻焊层部分300a的第一厚度的第二厚度。如上所述，电子部件(例如，204)和另一个电子部件(例如，206)可以耦合到衬底1001，使得电子部件(例如，204)和另一个电子部件(例如，206)位于第二阻焊层部分300d之上。
在一些实现方式中，第二阻焊层部分300d的部分可以不存在，暴露电介质层(例如，220)。例如，在一些实现方式中，互连件306和互连件308之间的区域可以不具有第二阻焊层部分300d，使得互连件306和互连件308之间的电介质层220暴露(其随后可以被包封层覆盖)。在一些实现方式中，没有被第一阻焊层部分300a覆盖的衬底区域(例如，202、301、1001)可以具有十字形和/或双十字形的形状。第一阻焊层部分300a和第二阻焊层部分300d可以是连续的和/或邻接的。
不同的实现方式可以使用不同的衬底和/或不同的电子部件。例如，衬底可以是层压衬底、有机衬底、无芯衬底和/或有芯衬底。电子部件可以包括无源器件、集成无源器件、集成器件和/或管芯。
图12图示了包括衬底1202、电子部件204和包封层209的封装件1200。衬底1202可以包括可变厚度的阻焊层。应注意的是，本公开中描述的任何阻焊层设计和配置都可以在衬底1202中实现。封装件1200可以类似于封装件200，并且因此可以包括类似的部件和/或以类似于封装件200的方式布置。衬底1202可以类似于衬底202，因此可以包括类似的部件和/或以类似于衬底202的方式布置。衬底1202可以是有芯衬底。电子部件204通过多个焊料互连件240耦合到衬底1202的第一表面(例如，顶部表面)。
衬底1202可以是包括芯层的层压衬底。衬底1202包括芯层1220、至少一个第一电介质层(例如，1222、1224)、至少一个第二电介质层(例如，1226、1228)、阻焊层250、阻焊层270、多个芯互连件1221、多个互连件1225和多个互连件1227。芯层1220可以包括玻璃或具有树脂的玻璃纤维。然而，芯层1220可以包括不同的材料。电介质层1222、1224、1226和/或1228可以各自包括预浸料(例如，预浸料层)。电介质层1222、1224、1226和/或1228可以是堆积层。电介质层1222、1224、1226和/或1228可以包括与芯层1220不同的材料。如下面将进一步描述的，不同的实现方式可以具有不同数量的电介质层和/或不同数量的金属层。图12图示了包括6个金属层的衬底。然而，衬底可以包括更多或更少的金属层和/或更多或更少的电介质层。
多个互连件1225可以包括多个表面互连件。多个互连件1227可以包括多个表面互连件。芯层1220包括第一表面和第二表面。至少一个第一电介质层(例如，1222、1224)位于芯层1220的第一表面之上。至少一个第二电介质层(例如，1226、1228)位于芯层1220的第二表面之上。阻焊层250位于至少一个第二电介质层1224的表面之上。阻焊层270位于至少一个第二电介质层1228的表面之上。
阻焊层250可以包括可变厚度的阻焊层。阻焊层250包括第一厚度和第二厚度。阻焊层250包括第一阻焊层部分300a和第二阻焊层部分300b。第一阻焊层部分300a具有第一厚度并且第二阻焊层部分300b具有小于第一厚度的第二厚度。第二阻焊层部分300b的第二厚度可以等于或小于位于电介质层1224上的表面互连件的互连件厚度。注意到，阻焊层270可以具有两种以上的厚度。电子部件204位于第二阻焊层部分300b之上。包封层209可以位于第二阻焊层部分300b和电子部件204之间。
阻焊层270也可以以类似于阻焊层250的方式具有跨衬底的不同的厚度。然而，阻焊层270可以具有均匀的厚度。多个焊料互连件290耦合到衬底1202的第二表面。例如，多个焊料互连件290可以耦合到互连件1227c。
电子部件可以包括无源器件(例如，电容器)和/或集成器件。集成器件可以包括管芯(例如，半导体裸管芯)。集成器件可以包括射频(RF)器件、无源器件、滤波器、电容器、电感器、电阻器、天线、发射器、接收器、表面声波(SAW)滤波器、体声波(BAW)滤波器、发光二极管(LED)集成器件、基于碳化硅(SiC)的集成器件、基于GaAs的集成器件、基于GaN的集成器件、处理器、存储器、功率放大器、开关、片上系统、集成电路器件、微机电系统(MEMS)器件、纳米机电系统(MEMS)器件和/或它们的组合。集成器件(例如，204、206)可以包括至少一个电子电路(例如，第一电子电路、第二电子电路等)。
封装件(例如，200、1200)可以在射频(RF)封装件中实现。RF封装件可以是射频前端封装件(RFFE)。封装件(例如，200、1200)可以被配置为提供无线保真(WiFi)通信和/或蜂窝通信(例如，2G、3G、4G、5G)。封装件(例如，200、1200)可以被配置为支持全球移动通信系统(GSM)、通用移动电信系统(UMTS)和/或长期演进(LTE)。封装件(例如，200、1200)可以被配置为传输和接收具有不同频率和/或通信协议的信号。
已经描述了具有可变厚度阻焊层的各种衬底，现在将在下面描述用于制造衬底的顺序。
用于制造包括可变厚度阻焊层的衬底的示例性顺序
图13A至图13F图示了用于提供或制造包括可变厚度阻焊层的衬底的示例性顺序。在一些实现方式中，可以使用图13A至图13F的顺序来提供或制造图12的衬底1202或本公开中描述的任何衬底。
注意到，图13A至图13F的顺序可以组合一个或多个阶段，以便简化和/或阐明提供或制造衬底的顺序。在一些实现方式中，可以改变或修改工艺的顺序。在一些实现方式中，在不脱离本公开的精神的情况下，可以替换或替代一个或多个工艺。不同的实现方式可以不同地制造衬底。
如图13A中所示，阶段1图示了提供芯层1220之后的状态。芯层1220可以包括玻璃或具有树脂的玻璃纤维。然而，芯层1220可以包括不同的材料。芯层1220可以具有不同的厚度。
阶段2图示了在芯层1220中形成多个腔1310之后的状态。多个腔1310可以通过激光工艺和/或钻孔工艺形成。多个腔1310可以穿过芯层1220。
阶段3图示了在多个腔1310中形成多个芯互连件之后的状态。例如，第一多个芯互连件1221可以形成在多个腔1310中。可以使用电镀工艺来形成第一多个芯互连件1221。然而，不同的实现方式可以使用不同的工艺来形成第一多个芯互连件1221。第一多个芯互连件1221可以包括位于芯层1220中的芯过孔。
阶段4图示了在芯层1220的第一表面(例如，顶部表面)之上形成多个互连件1362之后的状态。多个互连件1362可以耦合到第一多个芯互连件1221。阶段4还图示了在芯层1220的第二表面(例如，底部表面)之上形成多个互连件1364之后的状态。多个互连件1364可以耦合到第一多个芯互连件1221。可以使用图案化工艺、剥离工艺和/或电镀工艺来形成多个互连件1362和多个互连件1364。
如图13B中所示，阶段5图示了在芯层1220的第一表面之上形成电介质层1222以及在芯层1220的第二表面之上形成电介质层1226之后的状态。可以使用沉积工艺和/或层压工艺来形成电介质层1222和1226。电介质层1222和1226可以包括预浸料(例如，预浸料层)。
阶段6图示了在电介质层1222中形成多个腔1370以及在电介质层1226中形成多个腔1371之后的状态。可以使用激光工艺(例如，激光钻孔、激光烧蚀)和/或蚀刻工艺来形成多个腔1370和多个腔1371。
阶段7图示了在电介质层1222和多个腔1370之上形成多个互连件1372并且将其耦合到电介质层1222和多个腔1370之后的状态。多个互连件1372可以耦合到多个互连件1362。阶段7还图示了在电介质层1226和多个腔1371之上形成多个互连件1374并且将其耦合到电介质层1222和多个腔1370之后的状态。多个互连件1374可以耦合到多个互连件1364。可以使用图案化工艺、剥离工艺和/或电镀工艺来形成多个互连件1372和多个互连件1374。
如图13C中所示，阶段8图示了在电介质层1224形成在电介质层1222的第一表面之上，并且耦合到电介质层1222的第一表面，以及电介质层1228形成在电介质层1226的第二表面之上，并且耦合到电介质层1226的第二表面之后的状态。可以使用沉积工艺和/或层压工艺来形成电介质层1224和1228。电介质层1224和1228可以包括预浸料(例如，预浸料层)。
阶段9图示了在电介质层1224中形成多个腔1380，并且在电介质层1228中形成多个腔1381之后的状态。可以使用激光工艺(例如，激光钻孔、激光烧蚀)和/或蚀刻工艺来形成多个腔1380和多个腔1381。
如图13D中所示，阶段10图示了在电介质层1224和多个腔1380之上形成多个互连件1382并且将其耦合到电介质层1224和多个腔1380之后的状态。多个互连件1382可以耦合到多个互连件1372。阶段10还图示了在电介质层1228和多个腔1381之上形成多个互连件1384并且将其耦合到电介质层1228和多个腔1381之后的状态。多个互连件1384可以耦合到多个互连件1374。可以使用图案化工艺、剥离工艺和/或电镀工艺来形成多个互连件1382和多个互连件1384。注意到，如上面所描述的，可以通过重复图13C至图13D的阶段8至10来形成另外的电介质层和另外的互连件。
阶段11图示了在(i)阻焊层250形成在电介质层1224之上，以及(ii)阻焊层270形成在电介质层1228之上之后的状态。阻焊层250和阻焊层270可以使用沉积工艺。阻焊层250可以具有近似均匀的厚度。类似地，阻焊层270可以具有近似均匀的厚度。
如图13E中所示，阶段12图示了干膜1320位于(例如，形成、放置、沉积)阻焊层250之上、覆盖阻焊层250的部分并且暴露阻焊层250的部分之后的状态。
阶段13图示了阻焊层250的暴露部分已被部分地移除之后的状态。例如，如阶段13中所示，阻焊层250的部分可以被移除，使得其余阻焊层250的厚度等于或小于位于电介质层1224之上的互连件的互连件厚度。可以使用喷砂工艺来移除阻焊层250的部分。移除阻焊层250的部分可以包括减薄阻焊层250的部分，留下第二阻焊层部分300b。第二阻焊层部分300b可以具有比第一阻焊层部分300a薄的厚度。
如图13F中所示，阶段14图示了在移除干膜1320后留下具有阻焊层250的衬底1202的状态，阻焊层250包括第一阻焊层部分300a和第二阻焊层部分300b。第二阻焊层部分300b的厚度小于第一阻焊层部分300a的厚度。使用图13E至图13F的阶段12至14中描述的工艺，阻焊层270也可以被修改为具有可变的厚度。
用于制造具有可变厚度阻焊层的衬底的方法的示例性流程图。
在一些实现方式中，制造衬底包括若干工艺。图14图示了用于提供或制造具有可变厚度阻焊层的衬底的方法1400的示例性流程图。在一些实现方式中，可以使用图14的方法1400来提供或制造图12的衬底。例如，可以使用图14的方法来制造衬底1202。然而，可以使用图14的方法来制造本公开中的任何衬底。
应当注意，图14的方法可以组合一个或多个工艺，以便简化和/或阐明用于提供或制造衬底的方法。在一些实现方式中，可以改变或修改工艺的顺序。
该方法提供(在1405)芯层(例如，1220)。芯层1220可以包括玻璃或具有树脂的玻璃纤维。然而，芯层1220可以包括不同的材料。芯层1220可以具有不同的厚度。注意到，提供芯层可以是可选的。图13A的阶段1图示并且描述了所提供的芯层的示例。
该方法在芯层中形成(在1410)多个腔(例如，1310)。可以使用激光工艺或钻孔工艺来形成腔。多个腔可以穿过芯层1220。图13A的阶段2图示并且描述了在芯层中形成腔的示例。
该方法在多个腔(例如，1310)中形成(在1415)多个芯互连件(例如，1221)。例如，第一多个芯互连件1221可以形成在多个腔1310中。可以使用电镀工艺来形成第一多个芯互连件1221。然而，不同的实现方式可以使用不同的工艺来形成第一多个芯互连件1221。第一多个芯互连件1221可以包括位于芯层1220中的芯过孔。图13A的阶段3图示并且描述了位于芯层中的芯互连件的示例。
该方法在芯层的第一表面和芯层的第二表面(例如，1220)之上形成(在1420)多个互连件(例如，1225、1227)和至少一个电介质层(例如，1222、1224)。可以使用图案化工艺、剥离工艺和/或电镀工艺来形成多个互连件。可以使用激光工艺(例如，激光钻孔、激光烧蚀)和/或蚀刻工艺来在电介质层中形成多个腔。可以使用沉积工艺和/或层压工艺来形成至少一个电介质层。至少一个电介质层可以包括预浸料(例如，预浸料层)。图13B至图13D的阶段5至10图示并且描述了形成多个互连件和至少一个电介质层(例如，预浸料)的示例。
该方法在电介质层的第一表面之上形成(在1425)至少一个阻焊层(例如，250)，并且在电介质层的第二表面之上形成至少一个阻焊层(例如，270)。阻焊层250和阻焊层270可以使用沉积工艺。图13D的阶段11图示并且描述了在电介质层之上形成阻焊层的示例。
该方法移除(在1430处)阻焊层的部分(例如，250)。移除阻焊层的部分可以包括减薄阻焊层的部分。在一些实现方式中，阻焊层250的一些部分可以具有比表面互连件的厚度更小的厚度。在一些实现方式中，阻焊层250的一些部分可以具有比表面互连件的厚度低的厚度。不同的实现方式可以使用不同的工艺来移除阻焊层的部分。可以使用喷砂工艺来移除阻焊层250的部分。移除阻焊层250的部分可以包括减薄阻焊层250的部分，其中电子部件将被放置在衬底1202之上。移除阻焊层的部分可以包括施加干膜并且在所暴露的阻焊层部分(例如，没有干膜)上执行喷砂。一旦喷砂完成，就可以移除干膜。图13E至图13F的阶段12-14图示并且描述了移除部分阻焊层的示例。
该方法可以将多个焊料互连件(例如，290)耦合(在1435)到衬底(例如，202、1202)。例如，可以使用回流焊工艺来将多个焊料互连件290耦合到衬底1202的多个互连件1227。
用于制造包括具有可变厚度阻焊层的衬底的封装件的示例性顺序
图15A至图15B图示了用于提供或制造包括具有可变厚度阻焊层的衬底的封装件的示例性顺序。在一些实现方式中，可以使用图15A至图15B的顺序来提供或制造图12的封装件1200，或本公开中描述的任何封装件。
应当注意，图15A至图15B的顺序可以组合一个或多个阶段，以便简化和/或阐明提供或制造封装件的顺序。在一些实现方式中，可以改变或修改工艺的顺序。在一些实现方式中，在不脱离本公开的精神的情况下，可以替代或替换一个或多个工艺。不同的实现方式可以不同地制造封装件。
如图15A中所示，阶段1图示了提供衬底1202之后的状态。可以使用图13A至图13F中描述的工艺来提供衬底1202。衬底1202包括芯层1020、至少一个电介质层1222、至少一个电介质层1226、多个互连件1225、多个互连件1227、阻焊层250和阻焊层270。衬底1202包括具有不同厚度的阻焊层。例如，阻焊层250可以包括具有第一厚度的第一阻焊层部分300a和具有第二厚度的第二阻焊层部分300b，其中第二厚度小于第一厚度。在一些实现方式中，可以不存在第二阻焊层部分300b。
阶段2图示了在电子部件204通过多个焊料互连件240耦合到衬底1202之后的状态。可以使用拾取和放置工艺来将电子部件204放置在衬底1202的第一表面之上。可以使用回流焊工艺来将电子部件204耦合到衬底1202。电子部件204可以通过多个焊料互连件240耦合到多个互连件1225。不同的实现方式可以将不同数量的电子部件耦合到衬底1202。
如图15B中所示，阶段3图示了提供包封层209之后的状态。包封层209可以包封电子部件204。包封层209可以耦合到衬底1202的表面。包封层209可以形成在衬底1202和电子部件204之上。包封层209可以包括模制物、树脂和/或环氧树脂。包封层209可以是用于封装件的部件。可以使用压缩和传送模制工艺、片材模制工艺或液体模制工艺来形成包封层。
阶段4图示了多个焊料互连件290耦合到衬底1202的状态。可以使用回流焊工艺来将多个焊料互连件290耦合到衬底1202。阶段4可以图示包括衬底1202、电子部件204和包封层209的封装件1200。
用于制造具有带有可变厚度阻焊层的衬底的封装件的方法的示例性流程图
在一些实现方式中，制造封装件包括若干工艺。图16图示了用于提供或制造封装件的方法1600的示例性流程图。在一些实现方式中，可以使用图16的方法1600来提供或制造图12的封装件。例如，可以使用图16的方法来制造封装件1200。然而，可以使用图16的方法来制造本公开中的任何封装件。
应当注意，图16的方法可以组合一个或多个工艺以便简化和/或阐明用于提供或制造封装件的方法。在一些实现方式中，可以改变或修改工艺的顺序。
该方法提供(在1605处)包括可变厚度阻焊层的衬底(例如，202、1202)。衬底可以包括至少一个电介质层(例如，220、1222、1224、1226、1228)、多个互连件(例如，222、1225、1227)和至少一个阻焊层(例如，250、270)。阻焊层可以具有不同厚度的部分。例如，阻焊层250可以包括具有第一厚度的第一阻焊层部分300a和具有第二厚度的第二阻焊层部分300b，其中第二厚度小于第一厚度。可以使用图13A至图13F中描述的工艺来提供衬底。
该方法将至少一个电子部件(例如，204)耦合(在1610)到衬底(例如，202、1202)。可以使用拾取和放置工艺来将至少一个电子部件放置在衬底的第一表面之上。可以使用回流焊工艺来将电子部件耦合到衬底。不同的实现方式可以将不同数量的电子部件耦合到衬底。图15A的阶段2图示并且描述了将至少一个电子部件耦合到衬底的示例。
该方法在衬底(例如，1202)之上形成(在1615)包封层(例如，209)。包封层(例如，209)可以包封至少一个电子部件(例如，204)。包封层可以耦合到衬底的表面。包封层可以包括模制物、树脂和/或环氧树脂。可以使用压缩和传送模制工艺、片材模塑工艺或液体模塑工艺来形成包封层。图15B的阶段3图示并且描述了位于衬底之上的包封层。
该方法将多个焊料互连件(例如，290)耦合(在1620)到衬底(例如，1202)。可以使用回流焊工艺来将多个焊料互连件耦合到衬底。图15B的阶段4图示并且描述了将焊料互连件耦合到衬底的示例。
示例性电子设备
图17图示了各种电子设备，这些电子设备可以与前述器件、集成器件、集成电路(IC)封装件、集成电路(IC)器件、半导体器件、集成电路、管芯、中介层、封装件、叠层封装件(PoP)、系统级封装件(SiP)或片上系统(SoC)中的任一者集成。举例来说，移动电话设备1702、膝上型计算机设备1704、固定位置终端设备1706、可穿戴设备1708或机动车辆1710可以包括如本文中所描述的设备1700。设备1700可以是例如本文描述的任何设备和/或集成电路(IC)封装件。图17中所示的设备1702、1704、1706和1708以及车辆1710仅是示例性的。其他电子设备也可以以设备1700为特征，包含但不限于一组设备(例如，电子设备)，该一组设备包含移动设备、手持个人通信系统(PCS)单元、诸如个人数字助理的便携式数据单元、全球定位系统(GPS)使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如仪表读取装备的固定位置数据单元、通信设备、智能电话、平板计算机、计算机、可穿戴设备(例如，手表、眼镜)、物联网(IoT)设备、服务器、路由器、在机动车辆(例如，自主车辆)中实现的电子设备，或存储或取回数据或计算机指令的任何其他设备，或它们的任意组合。
图2至图12、图13A至图13F、图14、图15A至图15B、图16和/或图17中所示的一个或多个部件、工艺、特征和/或功能可以被重新布置和/或组合成单个部件、工艺、特征或功能，或实施在若干部件、工艺或功能中。在不脱离本公开的情况下，还可以添加另外的元件、部件、工艺和/或功能。还应当注意，图2至图12、13A至图13F、图14、图15A至图15B、图16和/或图17及其在本公开中的对应描述不限于管芯和/或IC。在一些实现方式中，可以使用图2至图12、图13A至图13F、图14、图15A至图15B、图16和/或图17及其对应的描述来制造、创建、提供和/或生产器件和/或集成器件。在一些实现方式中，器件可以包括管芯、集成器件、集成无源器件(IPD)、管芯封装件、集成电路(IC)器件、器件封装件、集成电路(IC)封装件、晶片、半导体器件、叠层封装(PoP)器件、散热器件和/或中介层。
注意到，本公开中的附图可以表示各种部分、部件、对象、设备、封装件、集成器件、集成电路和/或晶体管的实际表示和/或概念表示。在一些情况下，附图可能不是按比例绘制的。在一些情况下，为了清楚起见，可能没有示出所有的部件和/或部分。在一些情况下，附图中各种部分和/或部件的位置、地点、尺寸和/或形状可以是示例性的。在一些实现方式中，图中的各种部件和/或部件可以是可选的。
本文使用的词语“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现方式或方面不一定被解释为比本公开的其他方面更优选或更有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文使用的术语“耦合”是指两个对象之间的直接或间接耦合(例如，机械耦合)。例如，如果对象A物理接触对象B，并且对象B接触对象C，那么对象A和C仍然可以被认为是相互耦合的——即使它们没有直接物理接触彼此。术语“电耦合”可以意味着两个对象直接或间接耦合在一起，使得电流(例如，信号、电源、接地)可以在两个对象之间流动。电耦合的两个对象可能有也可能没有电流在这两个对象之间流动。术语“第一”、“第二”、“第三”和“第四”(和/或任何高于第四的)的使用是任意的。所描述的任何部件可以是第一部件、第二部件、第三部件或第四部件。例如，被称为第二部件的部件可以是第一部件、第二部件、第三部件或第四部件。术语“包封”是指该对象可以部分地包封或完全地包封另一个对象。术语“顶部”和“底部”是任意的。位于顶部的部件可以位于位于底部的部件之上。顶部部件可以被认为是底部部件，反之亦然。如本公开中所描述的，位于第二部件“之上”的第一部件可以意味着第一部件位于第二部件的上方或下方，这取决于底部或顶部是如何任意限定的。在另一个示例中，第一部件可以位于第二部件的第一表面之上(例如，上方)，并且第三部件可以位于第二部件的第二表面之上(例如，下方)，其中第二表面与第一表面相对。进一步应注意的是，本申请中可以使用在一个部件位于另一个部件之上的上下文中使用的术语“之上”来表示部件在另一个部件上和/或在另一个部件中(例如，在部件的表面上或嵌入在部件中)。因此，例如，在第二部件之上的第一部件可以意味着(1)第一部件在第二部件之上，但是不直接接触第二部件，(2)第一部件在第二部件上(例如，在其表面上)，和/或(3)第一部件在第二部件中(例如，嵌入其中)。位于第二部件“中”的第一部件可以部分地位于第二部件中或完全地位于第二部件中。在本公开中使用的术语“约'值X'”或“大约值X”是指在'值X'的10％以内。例如，约为1或大约为1的值表示0.9-1.1范围内的值。
在一些实现方式中，互连件是允许或便于两点、元件和/或部件之间的电气连接的器件或封装件的元件或部件。在一些实现方式中，互连件可以包括迹线、过孔、焊盘、柱、再分布金属层和/或凸块下金属化(UBM)层。互连件可以包括一个或多个金属部件(例如，晶种层+金属层)。在一些实现方式中，互连件是导电材料，其可以被配置为提供用于信号(例如，数据信号、接地或电源)的电气路径。互连件可以是电路的一部分。互连件可以包括一个以上的元件或部件。互连件可以由一个或多个互连件来限定。不同的实现方式可以使用类似或不同的工艺来形成互连件。在一些实现方式中，化学气相沉积(CVD)工艺和/或物理气相沉积(PVD)工艺用于形成互连件。例如，可以使用溅射工艺、喷涂工艺和/或电镀工艺来形成互连件。
此外，注意到，本文包含的各种公开可以被描述为被描绘为流程表、流程图、结构图或框图的工艺。尽管流程表可以将操作描述为顺序工艺，但是许多操作可以并行或同时执行。此外，可以重新布置操作的顺序。工艺在其操作完成时终止。
在下文中，描述了进一步的示例以便于对本发明的理解。
方面1：一种衬底，包括：至少一个电介质层；多个互连件，位于该至少一个电介质层中；以及阻焊层，位于至少一个电介质层的表面之上。该阻焊层包括：第一阻焊层部分，包括第一厚度；以及第二阻焊层部分，包括小于第一厚度的第二厚度。
方面2：根据方面1所述的衬底，其中该多个互连件包括位于该至少一个电介质层的表面上的多个表面互连件。
方面3：根据方面1至2所述的衬底，其中多个表面互连件包括小于第一厚度的互连件厚度。
方面4：根据方面3所述的衬底，其中多个表面互连件的互连件厚度等于或大于第二厚度。
方面5：根据方面1至4所述的衬底，其中阻焊层还包括第三阻焊层部分，该第三阻焊层部分包括第二厚度。
方面6：根据方面5所述的衬底，其中第二阻焊层部分和第三阻焊层部分分开约45微米。
方面7：根据方面5至6所述的衬底，其中第一阻焊层部分地位于第二阻焊层部分和第三阻焊层部分之间，其中第一阻焊层部分、第二阻焊层部分和/或第三阻焊层部分是阻焊层的连续部分和/或邻接部分。
方面8：根据方面1至7所述的衬底，还包括：第一开口，在阻焊层中；以及第二开口，在阻焊层中，其中第二开口和第一开口分开约45微米或更小微米。第一开口位于第二阻焊层部分之上，并且第二开口位于第三阻焊层部分之上。第一开口至少部分地填充有包封层。第二开口至少部分地填充有包封层。
方面9：一种封装件，包括衬底和耦合到衬底的电子部件。该衬底包括：至少一个电介质层；多个互连件，位于该至少一个电介质层中；以及阻焊层，位于至少一个电介质层的表面之上。阻焊层包括：第一阻焊层部分，包括第一厚度；以及第二阻焊层部分，包括小于第一厚度的第二厚度。该电子部件位于第二阻焊层部分之上。
方面10：根据方面9所述的封装件，其中该多个互连件包括：位于该至少一个电介质层的表面之上的多个表面互连件，并且其中该电子部件位于该多个表面互连件之上。
方面11：根据方面9至10所述的封装件，其中多个表面互连件包括小于第一厚度的互连件厚度。
方面12：根据方面11所述的封装件，其中多个表面互连件的互连件厚度等于或大于第二厚度。
方面13：根据方面9至12所述的封装件，还包括另一个电子部件，其中阻焊层还包括：第三阻焊层部分，该第三阻焊层部分包括第二厚度。
方面14：根据方面9至13所述的封装件，其中第二阻焊层部分和第三阻焊层部分分开约45微米。
方面15：根据方面9至13所述的封装件，其中第一阻焊层部分地位于第二阻焊层部分和第三阻焊层部分之间，其中第一阻焊层部分、第二阻焊层部分和/或第三阻焊层部分是阻焊层的连续部分和/或邻接部分。
方面16：根据方面9至15所述的封装件，其中该衬底包括：第一腔，在阻焊层中；以及第二腔，在阻焊层中，其中第二腔和第一腔分开约45微米或更小微米，其中电子部件位于阻焊层的第一腔之上，并且其中封装件还包括第二电子部件，该第二电子部件位于阻焊层的第二腔之上。第一腔的宽度大于电子部件的宽度。第二腔的宽度大于另一个电子部件的宽度。
方面17：根据方面16所述的封装件，其中第一腔位于第二阻焊层部分之上，并且其中第二腔位于第三阻焊层部分之上。第一腔至少部分地填充有包封层。第二腔至少部分地填充有包封层。第二阻焊层部分的宽度大于电子部件的宽度。第三阻焊层部分的宽度大于另一个电子部件的宽度。
方面18：根据方面9至17所述的封装件，其中该电子部件包括无源部件、集成器件和/或无源集成器件。
方面19：根据方面9至18所述的封装件，其中该衬底被并入到选自由以下组成的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、物联网(IoT)设备和机动车辆中的设备。
方面20：一种用于制造衬底的方法。该方法形成至少一个电介质层。该方法在至少一个电介质层中形成多个互连件。该方法在至少一个电介质层的表面之上形成阻焊层。形成阻焊层包括形成包括第一厚度的第一阻焊层部分；以及形成第二阻焊层部分，该第二阻焊层部分包括小于第一厚度的第二厚度。
方面21：根据方面20所述的方法，其中形成多个互连件包括：形成位于至少一个电介质层的表面上的多个表面互连件。
方面22：根据方面21所述的方法，其中形成多个表面互连件包括：形成小于第一厚度的互连件厚度。
方面23：根据方面22所述的方法，其中多个表面互连件的互连件厚度等于或大于第二厚度。
方面24：根据方面20至23所述的方法，其中形成阻焊层还包括形成包括第二厚度的第三阻焊层部分。
方面25：根据方面20至24所述的方法，其中第二阻焊层部分和第三阻焊层部分分开约45微米。
在不脱离本公开的情况下，本文描述的本公开的各种特征可以在不同的系统中实现。应注意的是，本公开的前述方面仅是示例并且不应被解释为限制本公开。本公开的各方面的描述旨在是说明性的，而不是限制权利要求的范围。因此，本教导可以容易地应用于其他类型的装置，并且许多替换、修改和变化对于本领域技术人员来说是显而易见的。

Claims (25)

1.一种衬底，包括：
至少一个电介质层；
多个互连件，位于所述至少一个电介质层中；以及
阻焊层，位于所述至少一个电介质层的表面之上，其中所述阻焊层包括：
第一阻焊层部分，包括第一厚度；以及
第二阻焊层部分，包括小于所述第一厚度的第二厚度。
2.根据权利要求1所述的衬底，其中所述多个互连件包括位于所述至少一个电介质层的所述表面上的多个表面互连件。
3.根据权利要求2所述的衬底，其中所述多个表面互连件包括小于所述第一厚度的互连件厚度。
4.根据权利要求3所述的衬底，其中所述多个表面互连件的互连件厚度等于或大于所述第二厚度。
5.根据权利要求1所述的衬底，其中所述阻焊层还包括第三阻焊层部分，所述第三阻焊层部分包括所述第二厚度。
6.根据权利要求5所述的衬底，其中所述第二阻焊层部分和所述第三阻焊层部分分开约45微米或更小微米。
7.根据权利要求5所述的衬底，其中所述第一阻焊层部分位于所述第二阻焊层部分和所述第三阻焊层部分之间。
8.根据权利要求5所述的衬底，还包括：
第一开口，在所述阻焊层中；以及
第二开口，在所述阻焊层中，其中所述第二开口和所述第一开口分开约45微米或更小微米。
9.一种封装件，包括：
衬底，包括：
至少一个电介质层；
多个互连件，位于所述至少一个电介质层中；以及
阻焊层，位于所述至少一个电介质层的表面之上，其中所述阻焊层包括：
第一阻焊层部分，包括第一厚度；以及
第二阻焊层部分，包括小于所述第一厚度的第二厚度；以及
电子部件，耦合到所述衬底，其中所述电子部件位于所述第二阻焊层部分之上。
10.根据权利要求9所述的封装件，
其中所述多个互连件包括位于所述至少一个电介质层的所述表面上的多个表面互连件，以及
其中所述电子部件位于所述多个表面互连件之上。
11.根据权利要求10所述的封装件，其中所述多个表面互连件包括小于所述第一厚度的互连件厚度。
12.根据权利要求11所述的封装件，其中所述多个表面互连件的所述互连件厚度等于或大于所述第二厚度。
13.根据权利要求9所述的封装件，还包括另一个电子部件，其中所述阻焊层还包括第三阻焊层部分，所述第三阻焊层部分包括第二厚度。
14.根据权利要求13所述的封装件，其中所述第二阻焊层部分和所述第三阻焊层部分分开约45微米或更小微米。
15.根据权利要求13所述的封装件，其中所述第一阻焊层部分位于所述第二阻焊层部分和所述第三阻焊层部分之间。
16.根据权利要求13所述的封装件，
其中所述衬底包括：
第一腔，在所述阻焊层中；以及
第二腔，在所述阻焊层中，其中所述第二腔和所述第一腔分开约45微米或更小微米，
其中所述电子部件位于所述阻焊层的所述第一腔之上，并且
其中所述封装件还包括第二电子部件，所述第二电子部件位于所述阻焊层的所述第二腔之上。
17.根据权利要求16所述的封装件，
其中所述第一腔位于所述第二阻焊层部分之上，
其中所述第一腔至少部分地填充有包封层，
其中所述第二腔位于所述第三阻焊层部分之上，并且
其中所述第二腔至少部分地填充有所述包封层。
18.根据权利要求9所述的封装件，其中所述电子部件包括无源部件、集成器件和/或无源集成器件。
19.根据权利要求9所述的封装件，其中所述衬底被并入到选自由以下组成的组的设备中：音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、物联网(IoT)设备和机动车辆中的设备。
20.一种用于制造衬底的方法，包括：
形成至少一个电介质层；
在所述至少一个电介质层中形成多个互连件；以及
在所述至少一个电介质层的表面之上形成阻焊层，其中形成所述阻焊层包括：
形成包括第一厚度的第一阻焊层部分；以及
形成第二阻焊层部分，所述第二阻焊层部分包括小于所述第一厚度的第二厚度。
21.根据权利要求20所述的方法，其中形成所述多个互连件包括：形成位于所述至少一个电介质层的所述表面上的多个表面互连件。
22.根据权利要求21所述的方法，其中形成所述多个表面互连件包括：形成小于所述第一厚度的互连件厚度。
23.根据权利要求22所述的方法，其中所述多个表面互连件的所述互连件厚度等于或大于所述第二厚度。
24.根据权利要求20所述的方法，其中形成所述阻焊层还包括：形成包括所述第二厚度的第三阻焊层部分。
25.根据权利要求24所述的方法，其中所述第二阻焊层部分和所述第三阻焊层部分分开约45微米或更小微米。
CN202180057765.7A 2020-08-13 2021-06-11 具有包括可变厚度阻焊层的衬底的封装件 Active CN116325144B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US202063065317P 2020-08-13 2020-08-13
US63/065,317 2020-08-13
US17/149,498 US11439008B2 (en) 2020-08-13 2021-01-14 Package with substrate comprising variable thickness solder resist layer
US17/149,498 2021-01-14
PCT/US2021/036998 WO2022035498A1 (en) 2020-08-13 2021-06-11 Package with substrate comprising variable thickness solder resist layer

Publications (2)

Publication Number Publication Date
CN116325144A true CN116325144A (zh) 2023-06-23
CN116325144B CN116325144B (zh) 2024-07-16

Family

ID=

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102612255A (zh) * 2011-01-25 2012-07-25 富士通株式会社 电路板和电子装置
US20130025782A1 (en) * 2011-07-25 2013-01-31 Ngk Spark Plug Co., Ltd. Method for manufacturing wiring substrate
US20170117252A1 (en) * 2015-10-26 2017-04-27 Samsung Electronics Co., Ltd. Printed Circuit Boards and Semiconductor Packages Including the Same
KR20180023761A (ko) * 2016-08-26 2018-03-07 삼성전기주식회사 인쇄회로기판
JP2019149491A (ja) * 2018-02-28 2019-09-05 イビデン株式会社 プリント配線板
JP2020035848A (ja) * 2018-08-29 2020-03-05 沖電気工業株式会社 プリント配線板及びソルダーレジストの形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102612255A (zh) * 2011-01-25 2012-07-25 富士通株式会社 电路板和电子装置
US20130025782A1 (en) * 2011-07-25 2013-01-31 Ngk Spark Plug Co., Ltd. Method for manufacturing wiring substrate
US20170117252A1 (en) * 2015-10-26 2017-04-27 Samsung Electronics Co., Ltd. Printed Circuit Boards and Semiconductor Packages Including the Same
KR20180023761A (ko) * 2016-08-26 2018-03-07 삼성전기주식회사 인쇄회로기판
JP2019149491A (ja) * 2018-02-28 2019-09-05 イビデン株式会社 プリント配線板
JP2020035848A (ja) * 2018-08-29 2020-03-05 沖電気工業株式会社 プリント配線板及びソルダーレジストの形成方法

Also Published As

Publication number Publication date
US20220053639A1 (en) 2022-02-17
KR20230023823A (ko) 2023-02-17
US11439008B2 (en) 2022-09-06
KR102601632B1 (ko) 2023-11-13
TW202213654A (zh) 2022-04-01
EP4197031A1 (en) 2023-06-21
BR112023001963A2 (pt) 2023-02-28
WO2022035498A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
CN115244688A (zh) 包括伪互连的封装
CN115485830A (zh) 包括衬底、集成器件、和具有底切的封装层的封装
CN115210956A (zh) 在通过柔性互连耦合的衬底中包括多向天线的器件
US11682607B2 (en) Package having a substrate comprising surface interconnects aligned with a surface of the substrate
CN116261783A (zh) 包括嵌入阻焊层中的互连件的衬底
CN116057679A (zh) 包括嵌入在阻焊层中的互连件的衬底
CN116325144B (zh) 具有包括可变厚度阻焊层的衬底的封装件
CN117413358A (zh) 包括集成器件和耦合集成器件的顶侧的桥的封装
US11439008B2 (en) Package with substrate comprising variable thickness solder resist layer
US11545439B2 (en) Package comprising an integrated device coupled to a substrate through a cavity
US20230369230A1 (en) Package comprising an interconnection die located between metallization portions
US20230073823A1 (en) Package comprising a substrate with high-density interconnects
US20230369261A1 (en) Package comprising an interconnection die located between substrates
US20230402380A1 (en) Package comprising a substrate with a bridge configured for a back side power distribution network
US20240038831A1 (en) Package with a substrate comprising embedded stacked trench capacitor devices
CN117897810A (zh) 包括具有耦合到迹线互连件的过孔互连件的基板的封装件
WO2023091285A1 (en) Package comprising channel interconnects located between solder interconnects
WO2024030719A1 (en) Package comprising an integrated device and a first metallization portion coupled to a second metallization portion
CN117836935A (zh) 包括具有包含突出部的焊盘互连件的基板的封裝件
KR20240104099A (ko) 솔더 상호연결부들 사이에 위치된 채널 상호연결부들을 포함하는 패키지
CN117981078A (zh) 包括具有高密度互连件的衬底的封装件
JP2024505488A (ja) 周辺相互接続を備える基板をもつパッケージ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant