CN116261783A - 包括嵌入阻焊层中的互连件的衬底 - Google Patents
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Abstract
一种衬底,包括:芯层;至少一个第一电介质层,位于该芯层的第一表面之上;至少一个第二电介质层,位于该芯层的第二表面之上;多个第一互连件,位于该至少一个第一电介质层的表面之上;多个第二互连件,位于该至少一个第一电介质层的该表面之上;多个第三互连件,位于该至少一个第一电介质层的该表面之上;以及阻焊层,位于该至少一个第二电介质层的该表面之上。该多个第三互连件和该多个第二互连件与该多个第一互连件共面。该阻焊层包括第一部分、第二部分和第三部分。
Description
相关申请的交叉引用
本专利申请要求于2020年10月8日在美国专利商标局提交的未决非临时申请第17/066,318号的优先权和权益,该申请的内容并入本文,如同在下文中为了所有适用的目的完全阐述了其全部内容一样。
技术领域
各种特征涉及衬底,并且更特别地,涉及包括高密度互连件的衬底。
背景技术
图1图示了包括衬底102、集成器件104和集成器件106的封装件100。衬底102包括至少一个电介质层120、多个互连件122和多个焊料互连件124。多个焊料互连件144耦合到衬底102和集成器件104。多个焊料互连件164耦合到衬底102和集成器件106。制造包括高密度互连件的衬底可能是昂贵的。持续存在提供包括高密度互连件的低成本衬底的需求。
发明内容
各种特征涉及衬底,并且更特别地,涉及包括高密度互连件的衬底。
一个示例提供了一种衬底,包括:芯层;至少一个第一电介质层,位于芯层的第一表面之上;至少一个第二电介质层,位于芯层的第二表面之上;多个第一互连件,位于该至少一个第一电介质层的表面之上;多个第二互连件,位于该至少一个第一电介质层的表面之上;多个第三互连件,位于该至少一个第一电介质层的表面之上;以及阻焊层,位于该至少一个第二电介质层的表面之上。多个第三互连件和多个第二互连件与多个第一互连件共面。阻焊层包括第一部分、第二部分和第三部分。阻焊层的接触多个第一互连件的第一部分包括小于多个第一互连件的厚度的第一厚度。阻焊层的接触多个第二互连件的第二部分包括大于多个第二互连件的厚度的第二厚度。阻焊层的第三部分位于多个第三互连件的顶表面和侧表面之上。
另一示例提供了一种装置,该装置包括集成器件和耦合到该集成器件的衬底。该衬底包括:芯层;至少一个第一电介质层,位于芯层第一表面之上;至少一个第二电介质层,位于芯层第二表面之上;用于第一互连的部件,位于至少一个第一电介质层表面之上;用于第二互连的部件,位于至少一个第一电介质层表面之上;用于第三互连的部件,位于至少一个第一电介质层的表面之上;以及阻焊层,位于至少一个第二电介质层的表面之上。用于第三互连的部件和用于第二互连的部件与用于第一互连的部件共面。阻焊层包括第一部分、第二部分和第三部分。阻焊层的接触用于第一互连的部件的第一部分包括小于用于第一互连的部件的厚度的第一厚度。阻焊层的接触用于第二互连的部件的第二部分包括大于用于第二互连的部件的厚度的第二厚度。阻焊层的第三部分位于用于第三互连的部件的顶表面和侧表面之上。
另一示例提供了一种用于制造衬底的方法。该方法提供包括第一表面和第二表面的芯层。该方法在芯层的第一表面之上形成至少一个第一电介质层。该方法在芯层的第二表面之上形成至少一个第二电介质层。该方法在至少一个第一电介质层的表面之上形成多个第一互连件。该方法在至少一个第一电介质层的表面之上形成多个第二互连件。多个第二互连件和多个第一互连件位于同一金属层上。该方法在至少一个第一电介质层的表面之上形成多个第三互连件。多个第三互连件、多个第二互连件和多个第一互连件位于同一金属层上。该方法形成位于至少一个第一电介质层的表面之上的阻焊层。该方法移除了阻焊层的一部分。阻焊层的接触多个第一互连件的第一部分包括小于多个第一互连件的厚度的第一厚度。阻焊层的接触多个第二互连件的第二部分包括大于多个第二互连件的厚度的第二厚度。阻焊层的第三部分位于多个第三互连件的顶表面和侧表面之上。
附图说明
当结合附图时,从下面阐述的具体实施方式中,各种特征、性质和优点将变得显而易见,在附图中,相同的附图标记始终对应地标识。
图1图示了包括衬底和耦合到衬底的集成器件的封装件的剖面图。
图2图示了包括衬底和耦合到高密度互连件的集成器件以及嵌入衬底的阻焊层中的互连件的封装件的剖面图。
图3图示了包括衬底和耦合到高密度互连件的集成器件以及嵌入衬底的阻焊层中的互连件的封装件的剖面图。
图4图示了包括高密度互连件和嵌入衬底阻焊层中的互连件的衬底的平面图。
图5图示了包括高密度互连件和嵌入衬底阻焊层中的互连件的衬底的平面图。
图6图示了包括衬底和耦合到高密度互连件的集成器件以及嵌入衬底的阻焊层中的互连件的封装件的剖面图。
图7A至图7E图示了用于制造包括嵌入阻焊层中的高密度互连件的衬底的示例性顺序。
图8图示了用于制造包括嵌入阻焊层中的高密度互连件的衬底的方法的示例性流程图。
图9图示了用于制造包括集成器件和包含嵌入阻焊层中的高密度互连件的衬底的封装件的示例性顺序。
图10图示了可以集成本文所描述的裸片、电子电路、集成器件、集成无源设备(IPD)、无源元件、封装件和/或器件封装件的各种电子设备。
具体实施方式
在下面的描述中,给出了具体细节以提供对本公开的各个方面的透彻理解。然而,本领域普通技术人员应理解,该各方面可以在没有这些具体细节的情况下实践。例如,可以在框图中示出电路以避免在不必要的细节中模糊这些方面。在其他情况下,为了不混淆本公开的方面,可能没有详细示出公知的电路、结构和技术。
本公开描述了一种衬底,该衬底包括:芯层;至少一个第一电介质层(例如,第一预浸料层),位于芯层的第一表面之上;至少一个第二电介质层(例如,第二预浸料层),位于芯层的第二表面之上;多个第一互连件(例如,高密度焊盘互连件),位于该至少一个第一电介质层的表面之上;多个第二互连件,位于该至少一个第一电介质层的表面之上;多个第三互连件(例如,高密度迹线互连件),位于该至少一个第一电介质层的表面之上;以及阻焊层,位于该至少一个第二电介质层的表面之上。多个第三互连件耦合到多个第一互连件。多个第三互连件和多个第二互连件与多个第一互连件共面。阻焊层包括第一部分、第二部分和第三部分。阻焊层的接触多个第一互连件的第一部分包括小于多个第一互连件的厚度的第一厚度。阻焊层的接触多个第二互连件的第二部分包括大于多个第二互连件的厚度的第二厚度。阻焊层的第三部分位于多个第三互连件的顶表面和侧表面之上。集成器件可以通过多个柱互连件和/或多个焊料互连件耦合到多个高密度互连件和衬底的多个互连件。如下面将进一步描述的,该衬底提供了低成本高可靠性的衬底,其中在衬底的逃逸(escape)部分中具有低短路风险。此外,提供了可以降低衬底的成本的用于衬底的较短的制造过程。
包括包含嵌入阻焊层中的高密度互连件的衬底的示例性封装件
图2图示了包括集成器件和包括嵌入阻焊层中的高密度互连件的衬底的封装件200的剖面图。封装件200包括衬底202、集成器件204。集成器件204通过多个柱互连件290和/或多个焊料互连件280耦合到衬底202的第一表面(例如,顶表面)。多个柱互连件290包括多个柱互连件290a和多个柱互连件290b。多个焊料互连件280包括多个焊料互连件280a和多个焊料互连件280b。
如图2中所示,衬底202包括至少一个电介质层220、多个互连件222、阻焊层250和阻焊层260。阻焊层250可以位于衬底202的第一表面(例如,顶表面)上。阻焊层260可以位于衬底202的第二表面(例如,底部表面)上。多个互连件222中的一些可以位于至少一个电介质层220中。多个互连件222中的一些可以位于至少一个电介质层220的一个或多个表面之上。多个互连件222可以包括多个高密度互连件222a(例如,多个第一互连件)、多个互连件222b(例如,多个第二互连件)、多个高密度互连件222c和多个互连件222d。来自多个互连件222中的一些互连件可以嵌入阻焊层250和/或阻焊层260中。多个高密度互连件222a、多个互连件222b和多个高密度互连件222c可以彼此共面。例如,多个高密度互连件222a和多个高密度互连件222c可以位于衬底202的与多个互连件222b相同的金属层上。多个高密度互连件222a、多个高密度互连件222c和多个互连件222b嵌入阻焊层250中。衬底202可以包括逃逸部分224(例如,集成逃逸部分)和非逃逸部分226。多个高密度互连件222a(例如,高密度焊盘互连件)和多个高密度互连件222c(例如,高密度迹线互连件)可以位于衬底202的逃逸部分224中。多个高密度互连件222a可以耦合到多个高密度互连件222c。多个高密度互连件222a可以被配置为电耦合到多个高密度互连件222c。衬底202的逃逸部分224是衬底202的包括被配置为电耦合到集成器件的焊料互连件的互连件(例如,焊盘互连件)的部分。下面至少在图4和图5中进一步图示并描述了逃逸部分。多个高密度互连件222a可以部分地嵌入阻焊层250中。多个高密度互连件222c可以完全嵌入阻焊层250中。阻焊层250可以具有不同厚度的不同部分。阻焊层250可以包括阻焊层部分250a(例如,第一部分)、阻焊层部分250b(例如,第二部分)、阻焊层部分250c(例如,第三部分)和阻焊层部分250d。阻焊层部分250a可以部分地嵌入多个高密度互连件222a。然而,多个高密度互连件222a的顶表面可以没有阻焊层。在一些实现方式中,多个高密度互连件222a的侧表面的一部分可以被阻焊层覆盖。在一些实现方式中,多个高密度互连件222a可以不直接接触阻焊层。在此类情况下,阻焊层部分250a可以不存在并且阻焊层部分250a可以被认为具有零厚度。阻焊层部分250b可以部分地嵌入多个互连件222b。多个互连件222b的顶表面的一部分可以没有阻焊层并且多个互连件222b的顶表面的另一个部分可以被阻焊层(例如,阻焊层部分250b)覆盖。阻焊层部分250c可以完全嵌入多个互连件222c。例如,多个高密度互连件222c的顶表面和侧表面可以被阻焊层(例如,阻焊层部分250c)覆盖。阻焊层部分250a的厚度可以小于阻焊层部分250b的厚度、阻焊层部分250c的厚度和阻焊层部分250d的厚度。
在一些实现方式中,多个高密度互连件222a和多个高密度互连件222c可以具有比多个互连件222b和/或多个互连件222d的最小宽度和/或最小间隔更低的最小宽度和/或最小间隔。例如,多个高密度互连件222a和多个高密度互连件222c可以包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件,并且多个互连件222b和多个互连件222d可以包括具有(i)20微米的最小宽度和(ii)25微米的最小间隔的互连件。不是高密度互连件的互连件可以是具有比高密度互连件的最小宽度和/或最小间隔更低的最小宽度和/或最小间隔的低密度互连件。
如上面所提到的,集成器件204通过多个柱互连件290和/或多个焊料互连件280耦合到衬底202的第一表面(例如,顶表面)。多个柱互连件290a耦合到多个焊料互连件280a。多个焊料互连件280a耦合到多个高密度互连件222a。多个柱互连件290b耦合到多个焊料互连件280b。多个焊料互连件280b耦合到多个互连件222b。
多个高密度互连件222a和/或多个高密度互连件222c可以是用于高密度互连的部件的示例。多个互连件222b和/或多个互连件222d可以是用于互连的部件的示例。
图3图示了包括衬底302和集成器件204的封装件300。封装件300可以类似于封装件200,并且因此可以包括类似的部件和/或以类似于针对封装件200描述的方式布置。衬底302可以类似于衬底202,并且因此可以包括类似的部件和/或以类似于针对衬底202描述的方式布置。集成器件204通过多个柱互连件290和/或多个焊料互连件280耦合到衬底302的第一表面(例如,顶表面)。
衬底302可以是包括芯层的层压衬底。衬底302包括芯层320、至少一个第一电介质层(例如,322、324)、至少一个第二电介质层(例如,326、328)、阻焊层250、阻焊层260、多个芯互连件321、多个互连件325和多个互连件327。多个焊料互连件280可以通过多个互连件325耦合到衬底302。
芯层320可以包括具有树脂的玻璃纤维或玻璃。然而,芯层320可以包括不同的材料。电介质层322、324、326和/或328可以各自包括预浸料(例如,预浸料层)。电介质层322、324、326和/或328可以是堆积层。电介质层322、324、326和/或328可以包括与芯层320不同的材料。如下面将进一步描述的,不同的实现方式可以具有不同数量的电介质层和/或不同数量的金属层。图3图示了包括6个金属层(例如,M1、M2、M3、M4、M4、M5、M6)的衬底。然而,衬底可以包括更多或更少的金属层和/或更多或更少的电介质层。例如,衬底可以包括10个金属层。
来自多个互连件325中的一些互连件可以位于电介质层322和/或324中。来自多个互连件325中的一些互连件可以位于电介质层324的表面之上。多个互连件325包括多个高密度互连件325a(例如,多个第一互连件、多个焊盘互连件)、多个互连件325b(例如,多个第二互连件)、多个高密度互连件325c(例如,多个第三互连件、多个高密度迹线互连件)和多个互连件325d。芯层320包括第一表面和第二表面。至少一个第一电介质层(例如,322、324)位于芯层320的第一表面之上。至少一个第二电介质层(例如,326、328)位于芯层320的第二表面之上。多个高密度互连件325a和多个高密度互连件325c位于至少一个第一电介质层324的表面之上。多个互连件325b和多个互连件325d位于至少一个第一电介质层324的表面之上。阻焊层250位于至少一个第一电介质层324的表面之上。多个高密度互连件325a、多个互连件325b、多个高密度互连件325c和多个互连件325d彼此共面。多个高密度互连件325a、多个互连件325b、多个高密度互连件325c和多个互连件325d可以位于衬底302的同一金属层(例如,M1)上。阻焊层250包括第一厚度和第二厚度。
衬底302可以包括逃逸部分224(例如,集成逃逸部分)和非逃逸部分226。多个高密度互连件325a(例如,焊盘互连件)和多个高密度互连件325c(例如,迹线互连件)可以位于衬底302的逃逸部分224中。衬底302的逃逸部分224是衬底302的包括被配置为电耦合到集成器件的焊料互连件的互连件(例如,焊盘互连件)的部分。多个高密度互连件325a可以耦合到多个高密度互连件325c。多个高密度互连件325a(例如,高密度焊盘互连件)可以被配置为电耦合到多个高密度互连件325c(例如,高密度迹线互连件)。
阻焊层部分250a和阻焊层部分250c可以位于衬底302的逃逸部分224中。阻焊层部分250a可以部分地嵌入多个高密度互连件325a。然而,多个高密度互连件325a的顶表面可以没有阻焊层。在一些实现方式中,多个高密度互连件325a的侧表面的一部分可以被阻焊层覆盖。在一些实现方式中,多个高密度互连件325a可以不与阻焊层直接接触。在此类情况下,阻焊层部分250a可以不存在,并且阻焊层部分250a可以被认为具有零厚度。阻焊层部分250b可以部分地嵌入多个互连件325b。多个互连件325b的顶表面的一部分可以没有阻焊层并且多个互连件325b的顶表面的另一个部分可以被阻焊层(例如,阻焊层部分250b)覆盖。阻焊层部分250c可以完全嵌入多个互连件325c。多个高密度互连件325c的顶表面和侧表面可以被阻焊层(例如,阻焊层部分250c)覆盖。阻焊层部分250a的厚度可以小于阻焊层部分250b的厚度、阻焊层部分250c的厚度和/或阻焊层部分250d的厚度。
在一些实现方式中,多个高密度互连件325a和多个高密度互连件325c可以具有比多个互连件325b和/或多个互连件325d的最小宽度和/或最小间隔更低的最小宽度和/或最小间隔。例如,多个高密度互连件325a和多个高密度互连件325c可以包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件,并且多个互连件325b和多个互连件325d可以包括具有(i)20微米的最小宽度和(ii)25微米的最小间隔的互连件。不是高密度互连件的互连件可以是具有比高密度互连件的最小宽度和/或最小间隔更低的最小宽度和/或最小间隔的低密度互连件。
如上所述,集成器件204通过多个柱互连件290和/或多个焊料互连件280耦合到衬底202的第一表面(例如,顶表面)。多个柱互连件290a耦合到多个焊料互连件280a。多个焊料互连件280a耦合到多个高密度互连件325a。多个柱互连件290b耦合到多个焊料互连件280b。多个焊料互连件280b耦合到多个互连件325b。多个焊料互连件270耦合到多个互连件327d。
多个高密度互连件325a和/或多个高密度互连件325c可以是用于高密度互连的部件的示例。多个互连件325b和/或多个互连件325d可以是用于互连的部件的示例。多个焊料互连件280可以是用于焊料互连的部件的示例。多个柱互连件290可以是用于柱互连的部件的示例。
图4图示了衬底302的AA横截面的平面图。如图4中所示,衬底302包括阻焊层250,该阻焊层250包括阻焊层部分250a、阻焊层部分250b、阻焊层部分250c、阻焊层部分250d、多个高密度互连件325a、多个互连件325b、多个高密度互连件325c和多个互连件325d。多个高密度互连件325a、多个高密度互连件325c、阻焊层部分250a和阻焊层部分250c位于衬底302的逃逸部分224中。衬底302的逃逸部分224可以被限定为被配置为位于耦合到衬底302的集成器件的一部分(例如,靠近外围部分)上面或下面的部分。多个互连件325b和阻焊层部分250b位于衬底302的非逃逸部分226中。非逃逸部分226可以被配置为位于耦合到衬底302的集成器件的上面或下面。逃逸部分224可以横向围绕非逃逸部分226。当耦合到衬底302时,集成器件204可以与衬底302的逃逸部分224和非逃逸部分226竖直地重叠。衬底302还可以包括部分426。部分426可以包括多个互连件325d和阻焊层部分250d。部分426是衬底的不与集成器件204竖直地重叠的部分。逃逸部分224可以位于部分426和非逃逸部分226之间。部分426包括具有比逃逸部分224的互连件的最小宽度和/或最小间隔更高的最小宽度和/或更高的最小间隔的互连件。部分426包括具有等于和/或高于非逃逸部分226的最小宽度和/或最小间隔的最小宽度和/或最小间隔的互连件。
图5图示了衬底302的BB横截面的平面图。如图5中所示,衬底302包括阻焊层250,阻焊层250包括阻焊层部分250a、阻焊层部分250b、阻焊层部分250c、阻焊层部分250d、多个焊料互连件280a和多个焊料互连件280b。多个焊料互连件280a可以耦合到多个高密度互连件325a。多个焊料互连件280a可以位于阻焊层250的空隙中。空隙可以是至少一个没有固体材料的区域。空隙可以包括腔。空隙可以被气体(例如空气)占据。多个焊料互连件280b可以耦合到多个互连件325b。图4和图5的组合图示了集成器件如何被配置为通过逃逸部分224电耦合到柱互连件290和焊料互连件280。注意到,图4和图5不限于适用于图3。图4和图5也可以适用于图6。也就是说,图4和图5中示出的平面横截面也可应用于下面描述的图6的衬底。
图6图示了包括包含嵌入阻焊层中的高密度互连件衬底的封装件600的剖面图。封装件600类似于图3的封装件300并且因此包括与针对封装件300所描述的相同或类似的部件。封装件600包括衬底602和集成器件204。衬底602类似于衬底302,因此包括与针对衬底302所描述的类似的部件。衬底602包括部分地嵌入阻焊层250中的多个高密度互连件325a。衬底602包括不直接接触阻焊层(例如,250)的多个高密度互连件325a。例如,多个高密度互连件325a的顶表面和侧表面没有被阻焊层覆盖。
在一些实现方式中,多个高密度互连件(例如,325a)可以具有低于多个互连件(例如,325b)的表面粗糙度的表面粗糙度。在一些实现方式中,多个互连件(例如,325b)可以具有高于多个高密度互连件(例如,325a)的表面粗糙度的表面粗糙度。例如,多个高密度互连件(例如,325a)可以包括约0.2至0.5微米范围内的表面粗糙度,并且多个互连件(例如,325b)可以包括约0.6至0.8微米范围内的表面粗糙度。表面粗糙度的差异可能是由于在部分衬底上执行的喷砂。
术语“(一个或多个)高密度互连件”可以表示(一个或多个)互连件具有比衬底的其他部分中的互连件(例如,芯互连件)的最小线(例如,宽度)、最小间隔和/或最小节距更低的最小线(例如,宽度)、最小间隔和/或最小节距。多个高密度互连件(例如,222a、325a)可以是用于高密度互连的部件。多个互连件(例如,222b、325b)可以是用于互连的部件。
集成器件(例如,204)可以包括裸片(例如,半导体裸裸片)。集成器件可以包括射频(RF)设备、无源设备、滤波器、电容器、电感器、天线、发射器、接收器、基于GaAs的集成器件、表面声波(SAW)滤波器、体声波(BAW)滤波器、发光二极管(LED)集成器件、基于硅(Si)的集成器件、基于碳化硅(SiC)的集成器件、处理器、存储器和/或它们的组合。集成器件(例如,204)可以包括至少一个电子电路(例如,第一电子电路、第二电子电路等)。
封装件(例如,200、300、600)可以在射频(RF)封装件中实现。RF封装件可以是射频前端封装件(RFFE)。封装件(例如,200、300、600)可以被配置为提供无线保真(WiFi)通信和/或蜂窝通信(例如,2G、3G、4G、5G)。封装件(例如,200、300、600)可以被配置为支持全球移动通信系统(GSM)、通用移动电信系统(UMTS)和/或长期演进(LTE)。封装件(例如,200、300、600)可以被配置为传输和接收具有不同频率和/或通信协议的信号。
已经描述了包括各种高密度互连件的各种衬底,现在将在下面描述用于制造包括嵌入阻焊层中的高密度互连件的衬底的顺序。如下中示出的,本公开中描述的衬底提供了低成本衬底、高可靠性衬底,在逃逸区域中具有低短路风险。此外,可以使用更短的制造过程来制造衬底。
用于制造包括嵌入阻焊层中的高密度互连件的衬底的示例性顺序
图7A至图7E图示了用于提供或制造包括嵌入阻焊层中的高密度互连件的衬底的示例性顺序。在一些实现方式中,图7A至图7E的顺序可以用于提供或制造图3的衬底302,或本公开中描述的任何衬底(例如,202、602)。
应注意的是,图7A至图7E的顺序可以组合一个或多个阶段,以便简化和/或阐明用于提供或制造衬底的顺序。在一些实现方式中,可以改变或修改工艺的顺序。在一些实现方式中,在不脱离本公开的精神的情况下,可以替换或替代一个或多个工艺。不同的实现方式可以不同地制造衬底。
如图7A中所示,阶段1图示了提供芯层320之后的状态。芯层320可以包括具有树脂的玻璃纤维或玻璃。然而,芯层320可以包括不同的材料。芯层320可以具有不同的厚度。
阶段2图示了在芯层320中形成多个腔710之后的状态。多个腔710可以通过激光工艺和/或钻孔工艺形成。多个腔710可以穿过芯层320。
阶段3图示了在多个腔710中形成多个芯互连件之后的状态。例如,第一多个芯互连件321可以形成在多个腔710中。镀覆工艺可以用于形成第一多个芯互连件321。然而,不同的实现方式可以使用不同的工艺来形成第一多个芯互连件321。第一多个芯互连件321可以包括位于芯层320中的芯过孔。
阶段4图示了在芯层320的第一表面(例如,顶表面)之上形成多个互连件762之后的状态。多个互连件762可以耦合到第一多个芯互连件321。阶段4还图示了在芯层320的第二表面(例如,底部表面)之上形成多个互连件764之后的状态。多个互连件764可以耦合到第一多个芯互连件321。可以使用图案化工艺、剥离工艺和/或镀覆工艺来形成多个互连件762和多个互连件764。
如图7B中所示,阶段5图示了在芯层320的第一表面之上形成电介质层322以及在芯层320的第二表面之上形成电介质层326之后的状态。沉积工艺和/或层压工艺可以用于形成电介质层322和326。电介质层322和326可以包括预浸料(例如,预浸料层)。
阶段6图示了在电介质层322中形成多个腔770并且在电介质层326中形成多个腔771之后的状态。可以使用激光工艺(例如,激光钻孔、激光烧蚀)来形成多个腔770和多个腔771。
阶段7图示了在电介质层322和多个腔770之上形成多个互连件772并且将其耦合到电介质层322和多个腔770之后的状态。多个互连件772可以耦合到多个互连件762。阶段7还图示了在电介质层326和多个腔771之上形成多个互连件774并且将其耦合到电介质层326和多个腔771之后的状态。多个互连件774可以耦合到多个互连件764。可以使用图案化工艺、剥离工艺和/或镀覆工艺来形成多个互连件772和多个互连件774。
如图7C中所示,阶段8图示了在电介质层322的第一表面之上形成电介质层324并且将其耦合到电介质层322的第一表面,以及在电介质层326的第二表面之上形成电介质层328并且将其耦合到电介质层326的第二表面之后的状态。沉积工艺和/或层压工艺可以用于形成电介质层324和328。电介质层324和328可以包括预浸料(例如,预浸料层)。
阶段9图示了在电介质层324中形成多个腔780并且在电介质层328中形成多个腔781之后的状态。激光工艺(例如,激光钻孔、激光烧蚀)可以用于形成多个腔780和多个腔781。
如图7D中所示,阶段10图示了在电介质层324和多个腔780之上形成多个互连件782并且将多个互连件782耦合到电介质层324和多个腔780之后的状态。多个互连件782可以耦合到多个互连件772。阶段10还图示了在电介质层328和多个腔781之上形成多个互连件784并且将多个互连件784耦合到电介质层328和多个腔781之后的状态。多个互连件784可以耦合到多个互连件774。可以使用图案化工艺、剥离工艺和/或镀覆工艺来形成多个互连件782和多个互连件784。应注意的是,如上面所描述的,可以通过重复图7C至图7D的阶段8至10来形成另外的电介质层和另外的互连件。多个互连件782可以表示多个互连件325。
阶段11图示了在(i)阻焊层250形成在电介质层324和多个互连件782之上,以及(ii)阻焊层260形成在电介质层328和多个互连件784之上之后的状态。阻焊层250和阻焊层260可以使用沉积工艺。
如图7E中所示,阶段12图示了在阻焊层250之上形成覆盖阻焊层250的部分并且暴露阻焊层250的部分的干膜720之后的状态。
阶段13图示了部分地移除阻焊层250的暴露部分之后的状态。例如,如阶段13中所示,阻焊层250的部分可以被移除使得其余的阻焊层250的厚度小于高密度互连件325a的厚度。在一些实现方式中,阻焊层250的一些部分可以具有比多个高密度互连件325a的厚度更低的厚度。喷砂工艺可以用于移除阻焊层250的部分。移除阻焊层250的部分可以包括减薄部分和/或移除衬底302的逃逸部分224中的阻焊层250的部分。喷砂工艺的一个效果是多个高密度互连件325a的表面比多个互连件325b的表面具有更低的表面粗糙度。阶段13可以图示包括多个高密度互连件325a、多个高密度互连件325c和多个互连件325b的衬底302。
用于制造包括嵌入阻焊层中的高密度互连件的衬底的方法的示例性流程图
在一些实现方式中,制造衬底包括若干工艺。图8图示了用于提供或制造衬底的方法800的示例性流程图。在一些实现方式中,图8的方法800可以用于提供或制造图3的衬底。例如,图8的方法可以用于制造衬底302。然而,图8的方法可以用于制造本公开中的任何衬底,诸如图2和图6的衬底。
应注意的是,图8的方法可以结合一个或多个工艺以便简化和/或阐明用于提供或制造衬底的方法。在一些实现方式中,可以改变或修改工艺的顺序。
该方法(在805)提供芯层(例如,320)。芯层320可以包括具有树脂的玻璃纤维或玻璃。然而,芯层320可以包括不同的材料。芯层320可以具有不同的厚度。图7A的阶段1图示并且描述了所提供的芯层的示例。
该方法在芯层中形成(在810处)多个腔(例如,710)。可以使用激光工艺或钻孔工艺来形成腔。多个腔可以行进穿过芯层320。图7A的阶段2图示并且描述了在芯层中形成腔的示例。
该方法在多个腔(例如,710)中形成(在815)多个芯互连件(例如,321)。例如,第一多个芯互连件321可以形成在多个腔710中。镀覆工艺可以用于形成第一多个芯互连件321。然而,不同的实现方式可以使用不同的工艺来形成第一多个芯互连件321。第一多个芯互连件321可以包括位于芯层320中的芯过孔。图7A的阶段3图示并且描述了位于芯层中的芯互连件的示例。
该方法在芯层的第一表面和芯层的第二表面(例如,320)之上形成(在820)多个互连件(例如,325、327)和至少一个电介质层(例如,322、324)。可以使用图案化工艺、剥离工艺和/或镀覆工艺来形成多个互连件。激光工艺(例如,激光钻孔、激光烧蚀)可以用于在电介质层中形成多个腔。沉积工艺和/或层压工艺可以用于形成至少一个电介质层。至少一个电介质层可以包括预浸料(例如,预浸料层)。图7B至图7D的阶段5至图10图示并且描述了形成多个互连件和至少一个电介质层(例如,预浸料)的示例。
该方法(在825处)在电介质层的第一表面之上形成至少一个阻焊层(例如,250),并且在电介质层的第二表面之上形成至少一个阻焊层(例如,260)。可以使用沉积工艺来形成阻焊层250和阻焊层260。图7D的阶段11图示并且描述了在电介质层之上形成阻焊层的示例。
该方法(在830处)移除阻焊层的部分(例如,250)。移除阻焊层的部分可以包括减薄阻焊层的部分。在一些实现方式中,阻焊层250的一些部分可以具有比多个高密度互连件325a的厚度更低的厚度。在一些实现方式中,阻焊层250的一些部分可以具有等于多个高密度互连件325a的厚度的厚度。不同的实现方式可以使用不同的工艺来移除阻焊层的部分。喷砂工艺可以用于移除阻焊层250的部分。移除阻焊层250的部分可以包括减薄衬底302的逃逸部分224中的阻焊层250的部分。移除阻焊层的部分可以包括施加干膜并且在暴露的阻焊层的部分(例如,没有干膜)上执行喷砂。喷砂完成后,可以移除干膜。喷砂工艺的一个效果是多个高密度互连件327a的表面比多个互连件327b的表面具有更低的表面粗糙度。图7E的阶段12至13图示并且描述了移除阻焊层的部分的示例。
该方法(在835处)可以将多个焊料互连件(例如,270)耦合到衬底(例如,202、302、602)。例如,回流焊接工艺可以用于将多个焊料互连件270耦合到衬底202的多个互连件327。
用于制造包括包含嵌入阻焊层中的高密度互连件的衬底的封装件的示例性顺序
图9图示了用于提供或制造包括包含嵌入阻焊层中的高密度互连件的衬底的封装件的示例性顺序。在一些实现方式中,图9的顺序可以用于提供或制造图6的封装件600,或本公开中描述的任何封装件。
应注意的是,图9的顺序可以组合一个或多个阶段以便简化和/或阐明用于提供或制造封装件的顺序。在一些实现方式中,可以改变或修改工艺的顺序。在一些实现方式中,在不脱离本公开的精神的情况下,可以替换或替代一个或多个工艺。不同的实现方式可以不同地制造封装件。
如图9A中所示,阶段1图示了提供衬底602之后的状态。可以使用图7A至图7E中描述的工艺来提供衬底602。衬底602包括位于(例如,嵌入)阻焊层中的互连件。例如,衬底602可以包括多个高密度互连件325a、多个高密度互连件325c、多个互连件325b和阻焊层250。
阶段2图示了集成器件204通过多个柱互连件290和/或多个焊料互连件280耦合到衬底602之后的状态。拾取和放置(pick and place)工艺可以用于将集成器件204放置在衬底602的第一表面之上。回流焊工艺可以用于将集成器件204耦合到衬底602。集成器件204可以位于衬底604的非逃逸部分226和逃逸部分224之上,如上面图3和图6中所描述的。
示例性电子设备
图10图示了各种电子设备,该各种电子设备可以与前述设备、集成器件、集成电路(IC)封装件、集成电路(IC)设备、半导体设备、集成电路、裸片、中介层、封装件、层叠封装件(PoP)、系统级封装件(SiP)或片上系统(SoC)中的任一者集成。例如,移动电话设备1002、膝上型计算机设备1004、固定位置终端设备1006、可穿戴设备1008或机动车辆1010可以包括如本文所描述的设备1000。设备1000可以是例如本文所描述的任何设备和/或集成电路(IC)封装件。图10中所示的设备1002、1004、1006和1008以及车辆1010仅是示例性的。其他电子设备也可以以设备1000为特征,包括但不限于一组设备(例如,电子设备),该一组设备包括存储或检索数据或计算机指令的移动设备、手持个人通信系统(PCS)单元、便携式数据单元(诸如个人数字助理)、全球定位系统(GPS)使能设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读取装备)、通信设备、智能电话、平板计算机、计算机、可穿戴设备(例如,手表、眼镜)、物联网(IoT)设备、服务器、路由器、在机动车辆(例如,自主车辆)中实现的电子设备、或任何其他设备,或它们的任意组合。
图2至图6、图7A至图7E和/或图9至图10中所示的一个或多个部件、过程、特征和/或功能可以被重新布置和/或组合成单个部件、过程、特征或功能,或体现在若干部件、过程或特征中。在不脱离本公开的情况下,还可以添加另外的元件、部件、过程和/或功能。还应注意的是,图2至图6、图7A至图7E和/或图9至图10及其在本公开中的对应描述不限于裸片和/或IC。在一些实现方式中,图2至图6、图7A至图7E和/或图9至图10及其对应的描述可以用于制造、创建、提供和/或生产设备和/或集成器件。在一些实现方式中,设备可以包括裸片、集成器件、集成无源设备(IPD)、裸片封装件、集成电路(IC)器件、器件封装件、集成电路(IC)封装件、晶片、半导体设备、层叠封装(PoP)器件、散热器件和/或中介层。
应注意的是,本公开中的附图可以表示各种部分、部件、对象、设备、封装件、集成器件、集成电路和/或晶体管的实际表示和/或概念表示。在一些情况下,附图可能不是按比例绘制的。在一些情况下,为了清楚起见,可能没有示出所有的部件和/或部件。在一些情况下,附图中各种部件和/或部件的位置、地点、尺寸和/或形状可以是示例性的。在一些实现方式中,图中的各种部件和/或部件可以是可选的。
本文使用的词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现方式或方面不一定被解释为比本公开的其他方面更优选或更有利。同样,术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文使用的术语“耦合”是指两个对象之间的直接或间接耦合(例如,机械耦合)。例如,如果对象A物理接触对象B,并且对象B接触对象C,那么对象A和C仍然可以被认为是彼此耦合的——即使它们没有直接物理接触彼此。术语“电耦合”可以表示两个对象直接或间接耦合在一起,使得电流(例如,信号、电源、接地)可以在两个对象之间流动。电耦合的两个对象可能有也可能没有电流在这两个对象之间流动。术语“第一”、“第二”、“第三”和“第四”(和/或任何第四以上)的使用是任意的。所描述的任何部件可以是第一部件、第二部件、第三部件或第四部件。例如,被称为第二部件的部件可以是第一部件、第二部件、第三部件或第四部件。术语“封装”是指该对象可以部分封装或完全封装另一个对象。术语“顶部”和“底部”是任意的。位于顶部的部件可以位于位于底部上的部件之上。顶部部件可以被认为是底部部件,反之亦然。如本公开中所描述的,位于第二部件“之上”的第一部件可以表示第一部件位于第二部件的上面或下面,这取决于底部或顶部是如何任意限定的。在另一个示例中,第一部件可以位于第二部件的第一表面之上(例如,上面),并且第三部件可以位于第二部件的第二表面之上(例如,下面),其中第二表面与第一表面相对。进一步应注意的是,本申请中在一个部件位于另一个部件之上的上下文中使用的术语“之上”可以用于表示在另一个部件上和/或在另一个部件中(例如,在部件的表面上或嵌入在部件中)的部件。因此,例如,在第二部件之上的第一部件可以表示(1)第一部件在第二部件之上,但是不直接接触第二部件,(2)第一部件在第二部件之上(例如,在其表面之上),和/或(3)第一部件在第二部件之中(例如,嵌入其中)。位于第二部件“中”的第一部件可以部分地位于第二部件中或完全地位于第二部件中。本公开中使用的术语“约‘值X’”或“大约值X”是指在‘值X’的百分之十以内。例如,大约为1或约为1的值可以表示0.9至1.1范围内的值。
在一些实现方式中,互连件是允许或便于两点、元件和/或部件之间的电连接的设备或封装件的元件或部件。在一些实现方式中,互连件可以包括迹线、过孔、焊盘、柱、再分布金属层和/或凸块下金属化(UBM)层。互连件可以包括一个或多个金属部件(例如,晶种层+金属层)。在一些实现方式中,互连件是导电材料,其可以被配置为提供用于信号(例如,数据信号、接地或电源)的电路径。互连件可以是电路的一部分。互连件可以包括一个以上的元件或部件。互连件可以由一个或多个互连件来限定。不同的实现方式可以使用类似或不同的过程来形成互连件。在一些实现方式中,化学气相沉积(CVD)过程和/或物理气相沉积(PVD)过程用于形成互连件。可以使用溅射过程、喷涂过程、和/或镀覆过程来形成多个互连件。
还注意到,本文包含的各种公开可以被描述为被描绘为流程图、流程图、结构图或框图的过程。尽管流程图可以将操作描述为顺序过程,但是许多操作可以并行或同时执行。此外,可以重新布置操作的顺序。当过程的操作完成时该过程终止。
在不脱离本公开的情况下,本文所描述的本公开的各种特征可以在不同的系统中实现。应注意的是,本公开的前述方面仅是示例并且不应被解释为限制本公开。对本公开的各方面的描述旨在是说明性的,而不是限制权利要求的范围。因此,本教导可以容易地应用于其他类型的装置,并且许多替换、修改和变型对于本领域技术人员来说将是显而易见的。
Claims (26)
1.一种衬底,包括:
芯层,包括第一表面和第二表面;
至少一个第一电介质层,位于所述芯层的所述第一表面之上;
至少一个第二电介质层,位于所述芯层的所述第二表面之上;
多个第一互连件,位于所述至少一个第一电介质层的表面之上;
多个第二互连件,位于所述至少一个第一电介质层的所述表面之上;以及
多个第三互连件,位于所述至少一个第一电介质层的所述表面之上,
其中所述多个第三互连件耦合到所述多个第一互连件,并且
其中所述多个第三互连件和所述多个第二互连件与所述多个第一互连件共面;以及
阻焊层,位于所述至少一个第二电介质层的所述表面之上,所述阻焊层包括第一部分、第二部分和第三部分,
其中所述阻焊层的接触所述多个第一互连件的所述第一部分包括第一厚度,所述第一厚度小于所述多个第一互连件的厚度,
其中所述阻焊层的接触所述多个第二互连件的所述第二部分包括第二厚度,所述第二厚度大于所述多个第二互连件的厚度,并且
其中所述阻焊层的所述第三部分位于所述多个第三互连件的顶表面和侧表面之上。
2.根据权利要求1所述的衬底,
其中所述多个第一互连件包括多个焊盘互连件,并且
其中所述多个第三互连件包括多个迹线互连件。
3.根据权利要求1所述的衬底,
其中所述多个第一互连件包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件,
其中所述多个第二互连件包括具有(i)20微米的最小宽度和(ii)25微米的最小间隔的互连件,并且
其中所述多个第三互连件包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件。
4.根据权利要求1所述的衬底,其中所述多个第一互连件和所述多个第三互连件位于所述衬底的集成器件逃逸部分中。
5.根据权利要求1所述的衬底,
其中所述多个第一互连件包括第一表面粗糙度,并且
其中所述多个第二互连件包括大于所述第一表面粗糙度的第二表面粗糙度。
6.根据权利要求1所述的衬底,其中所述多个第一互连件的侧表面没有所述阻焊层。
7.根据权利要求1所述的衬底,其中所述多个第一互连件的侧表面的一部分没有所述阻焊层。
8.根据权利要求1所述的衬底,其中所述多个第三互连件被所述阻焊层完全覆盖。
9.根据权利要求1所述的衬底,其中所述多个第一互连件、所述多个第二互连件和所述多个第三互连件位于所述衬底的同一金属层上。
10.根据权利要求1所述的衬底,其中所述衬底被结合到选自由以下组成的组的设备中:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、物联网(IoT)设备和机动车辆中的设备。
11.一种装置,包括:
集成器件;以及
衬底,耦合到所述集成器件,所述衬底包括:
芯层,包括第一表面和第二表面;
至少一个第一电介质层,位于所述芯层的所述第一表面之上;
至少一个第二电介质层,位于所述芯层的所述第二表面之上;
用于第一互连的部件,位于所述至少一个第一电介质层的表面之上;
用于第二互连的部件,位于所述至少一个第一电介质层的所述表面之上;以及
用于第三互连的部件,位于所述至少一个第一电介质层的所述表面之上;
其中所述用于第三互连的部件耦合到所述用于第一互连的部件,并且
其中所述用于第三互连的部件和所述用于第二互连的部件与所述用于第一互连的部件共面;以及
阻焊层,位于所述至少一个第二电介质层的所述表面之上,所述阻焊层包括第一部分、第二部分和第三部分,
其中所述阻焊层的接触所述用于第一互连的部件的所述第一部分包括第一厚度,所述第一厚度小于用于第一互连的部件的厚度,
其中所述阻焊层的接触所述用于第二互连的部件的所述第二部分包括第二厚度,所述第二厚度大于所述用于第一互连的部件的厚度,并且
其中所述阻焊层的所述第三部分位于所述用于第三互连的部件的顶表面和侧表面之上。
12.根据权利要求11所述的装置,
其中所述用于第一互连的部件包括多个焊盘互连件,并且其中所述用于第三互连的部件包括多个迹线互连件。
13.根据权利要求11所述的装置,
其中所述用于第一互连的部件包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件,
其中所述用于第二互连的部件包括具有(i)20微米的最小宽度和(ii)25微米的最小间隔的互连件,并且
其中所述用于第三互连的部件包括具有(i)8微米的最小宽度和(ii)10微米的最小间隔的互连件。
14.根据权利要求11所述的装置,其中所述用于第一互连的部件和所述用于第三互连的部件位于所述衬底的集成器件逃逸部分中。
15.根据权利要求11所述的装置,
其中所述用于第一互连的部件包括第一表面粗糙度,并且
其中所述用于第二互连的部件包括第二表面粗糙度,所述第二表面粗糙度大于所述第一表面粗糙度。
16.根据权利要求11所述的装置,其中所述用于第一互连的部件的侧表面没有所述阻焊层。
17.根据权利要求11所述的装置,其中所述用于第一互连的部件的侧表面的一部分没有所述阻焊层。
18.根据权利要求11所述的装置,其中所述用于第三互连的部件被所述阻焊层完全覆盖。
19.根据权利要求11所述的装置,其中所述用于第一互连的部件、所述用于第二互连的部件和所述用于第三互连的部件位于所述衬底的同一金属层上。
20.根据权利要求11所述的装置,其中所述装置包括选自由以下组成的组的设备:音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、计算机、可穿戴设备、膝上型计算机、服务器、物联网(IoT)设备和机动车辆中的设备。
21.一种用于制造衬底的方法,包括:
提供包括第一表面和第二表面的芯层;
在所述芯层的第一表面之上形成至少一个第一电介质层;
在所述芯层的第二表面之上形成至少一个第二电介质层;
在所述至少一个第一电介质层的表面之上形成多个第一互连件;
在所述至少一个第一电介质层的所述表面之上形成多个第二互连件;
在所述至少一个第一电介质层的所述表面之上形成多个第三互连件,
其中所述多个第三互连件耦合到所述多个第一互连件,并且
其中所述多个第三互连件、所述多个第二互连件和所述多个第一互连件位于同一金属层上;
形成阻焊层,所述阻焊层位于所述至少一个第一电介质层的所述表面之上;以及
移除所述阻焊层的部分,
其中所述阻焊层的接触所述多个第一互连件的第一部分包括第一厚度,所述第一厚度小于所述多个第一互连件的厚度,
其中所述阻焊层的接触所述多个第二互连件的第二部分包括第二厚度,所述第二厚度大于所述多个第二互连件的厚度,并且
其中所述阻焊层的第三部分位于所述多个第三互连件的顶表面和侧表面之上。
22.根据权利要求21所述的方法,
其中所述多个第一互连件包括多个焊盘互连件,并且
其中所述多个第三互连件包括多个迹线互连件。
23.根据权利要求21所述的方法,
其中所述多个第一互连件包括多个高密度互连件,
其中所述多个高密度互连件包括具有(i)第一最小宽度和(ii)第一最小间隔的互连件,
其中所述多个第二互连件包括具有(i)第二最小宽度和(ii)第二最小间隔的互连件,
其中所述第二最小宽度大于所述第一最小宽度,并且
其中所述第二最小间隔大于所述第二最小间隔。
24.根据权利要求21所述的方法,其中所述多个第一互连件和所述多个第三互连件位于所述衬底的集成器件逃逸部分中。
25.根据权利要求21所述的方法,其中所述多个第一互连件的侧表面的一部分没有所述阻焊层。
26.根据权利要求21所述的方法,其中移除所述阻焊层的部分包括:
在所述阻焊层的所选择的部分之上施加干膜;
对所述阻焊层的未被所述干膜覆盖的部分喷砂;以及
移除所述干膜。
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Families Citing this family (2)
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---|---|---|---|---|
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US11823983B2 (en) | 2021-03-23 | 2023-11-21 | Qualcomm Incorporated | Package with a substrate comprising pad-on-pad interconnects |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160095216A1 (en) * | 2014-09-29 | 2016-03-31 | Ngk Spark Plug Co., Ltd. | Circuit board |
US20170033065A1 (en) * | 2015-07-31 | 2017-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of Forming Connector Pad Structures, Interconnect Structures, and Structures Thereof |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4534062B2 (ja) * | 2005-04-19 | 2010-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2011119567A (ja) | 2009-12-07 | 2011-06-16 | Panasonic Corp | プリント配線板の製造方法 |
US8528200B2 (en) | 2009-12-18 | 2013-09-10 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing printed wiring board |
JP2012009586A (ja) | 2010-06-24 | 2012-01-12 | Shinko Electric Ind Co Ltd | 配線基板、半導体装置及び配線基板の製造方法 |
JP5547594B2 (ja) * | 2010-09-28 | 2014-07-16 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
JP5415632B2 (ja) | 2011-07-25 | 2014-02-12 | 日本特殊陶業株式会社 | 配線基板 |
JP6816964B2 (ja) * | 2016-03-10 | 2021-01-20 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
KR102164794B1 (ko) * | 2018-08-27 | 2020-10-13 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
-
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US20170033065A1 (en) * | 2015-07-31 | 2017-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of Forming Connector Pad Structures, Interconnect Structures, and Structures Thereof |
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