CN116322295A - 容隔离器的制备方法、容隔离器及其应用 - Google Patents

Abstract

本申请实施例涉及一种容隔离器的制备方法、容隔离器及其应用；其中，容隔离器的制备方法包括：在衬底上形成依次层叠设置的第一电极板、氧化硅电介质层和氮化硅电介质层；在氮化硅电介质层中形成应力释放槽；在氮化硅电介质层上形成第二电极板；本申请各实施例通过在氮化硅电介质层中形成应力释放槽，从而有利于在后续的测试中或者使用中释放电应力，避免氧化硅电介质层和氮化硅电介质层的界面处发生局部特性变化，进而避免容隔离器出现裂纹，提高了容隔离器的工作可靠性。

Description

容隔离器的制备方法、容隔离器及其应用

技术领域

本申请涉及集成电路领域，特别是涉及一种容隔离器的制备方法、容隔离器及其应用。

背景技术

集成电路中的隔离器件常采用耦合的方式实现信号或功率的传输，以实现安全隔离和噪声的消除。现有的集成电路的隔离方式常选用光耦隔离、磁耦隔离、电容隔离。其中，电容隔离采用电容使变化的电荷传输信号或能量，可集成于集成电路上或单独制作成分立器件。电容隔离具有高的抗电磁干扰能力，传输速率快且功耗低。基于集成电路上的电容隔离与CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺具很好的兼容性，其应用更加广泛，可提供安全隔离和消除噪声，常用于应用环境恶劣的场合。

容隔离器包括两个彼此相对的电极板以及介于两电极板之间的电介质层。电介质层作为隔离层，是决定容隔离器的电气性能的重要因素之一。相较于采用纯氧化硅(SiO₂)薄膜的电介质层，带有氮化硅(SiN)的复合电介质层的容隔离器具有更高的耐压特性并且满足更高的电压应用，在交流耐压(AC BV)测试、浪涌测试和电介质击穿(TDDB)测试中的测试结果均优于前者。

然而，在进行电应力测试时，带有氮化硅的复合电介质层的容隔离器会有裂纹出现，造成一定的短路风险，降低容隔离器的可靠性，严重影响容隔离器的应用。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种容隔离器的制备方法、容隔离器及其应用。

第一方面，本申请实施例提供了一种容隔离器的制备方法，所述方法包括：

在衬底上形成依次层叠设置的第一电极板、氧化硅电介质层和氮化硅电介质层；

在所述氮化硅电介质层中形成应力释放槽；

在所述氮化硅电介质层上形成第二电极板。

结合本申请的第一方面，在一可选实施方式中，所述应力释放槽的线宽范围为5.4μm～12μm；和/或，所述应力释放槽的长度范围为大于等于相邻两第一电极板之间的缝隙的长度或大于等于相邻两第二电极板之间的缝隙的长度，且在垂直于衬底平面的方向上，所述应力释放槽位于相邻两第一电极板之间和/或位于相邻两第二电极板之间，所述应力释放槽的长度方向与对应的缝隙的长度方向一致。

结合本申请的第一方面，在一可选实施方式中，所述在所述氮化硅电介质层中形成应力释放槽，包括：

形成贯穿所述氮化硅电介质层的应力释放槽；在垂直于衬底平面的方向上，所述应力释放槽的投影包围所述第一电极板的投影和/或所述第二电极板的投影。

结合本申请的第一方面，在一可选实施方式中，

所述在所述氮化硅电介质层上形成第二电极板包括：

在所述氮化硅电介质层上沉积第二电极板材料，所述第二电极板材料填充所述应力释放槽；

去除部分所述第二电极板材料，以形成所述第二电极板；其中，填充在所述应力释放槽内的第二电极板材料被去除；

所述方法还包括：

在所述第二电极板上形成钝化层，所述钝化层填充所述应力释放槽。

第二方面，本申请实施例提供了一种容隔离器，包括：第一电极板、第二电极板、以及位于所述第一电极板和所述第二电极板之间的复合电介质层；

所述复合电介质层包括沿所述第一电极板至所述第二电极板的方向上层叠设置的氧化硅电介质层和氮化硅电介质层；其中，所述氮化硅电介质层中形成有应力释放槽。

结合本申请的第二方面，在一可选实施方式中，所述应力释放槽的线宽范围为5.4μm～12μm；和/或，所述应力释放槽的长度范围为大于等于相邻两第一电极板之间的缝隙的长度或大于等于相邻两第二电极板之间的缝隙的长度，且在垂直于衬底平面的方向上，所述应力释放槽位于相邻两第一电极板之间和/或位于相邻两第二电极板之间，所述应力释放槽的长度方向与对应的缝隙的长度方向一致。

结合本申请的第二方面，在一可选实施方式中，所述应力释放槽贯穿所述氮化硅电介质层；在垂直于所述第一电极板和所述第二电极板的方向上，所述应力释放槽的投影包围所述第一电极板的投影和/或所述第二电极板的投影。

结合本申请的第二方面，在一可选实施方式中，还包括：钝化层；

所述钝化层位于第二电极板的远离所述复合电介质层的一侧，所述钝化层填充所述应力释放槽。

结合本申请的第二方面，在一可选实施方式中，所述容隔离器为高压电容器，所述容隔离器的工作电压大于2千伏。

第三方面，本申请实施例提供了一种如第二方面中任一所述的容隔离器在电应力测试中的应用。

本申请实施例所提供的容隔离器的制备方法、容隔离器及其应用，通过在氮化硅电介质层中形成应力释放槽，从而有利于在后续的测试中或者使用中释放电应力，避免氧化硅电介质层和氮化硅电介质层的界面处发生局部特性变化，进而避免容隔离器出现裂纹，提高了容隔离器的工作可靠性。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为出现裂纹的容隔离器的俯视图；

图2为对图1中容隔离器的出现裂纹的部分进行切片测得的电镜图；

图3为相关技术中容隔离器的剖面结构示意图；

图4为本申请实施例提供的容隔离器的制备方法的流程示意图；

图5至图12为本申请实施例提供的容隔离器在制备过程中的剖面结构示意图；

图13为本申请实施例提供的容隔离器的平面投影图；

图14为本申请实施例提供的包括多个电容单元的容隔离器的平面投影图；

图15为本申请实施例提供的另一种容隔离器的平面投影图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

首先，请参考图1。在进行电应力测试时，容隔离器出现失效。通过对器件进行开封，可以观察到容隔离器的表面出现很多裂纹(可参考图1中虚线方框所示位置)。裂纹从容隔离器的一个电极延伸到另一个电极，造成电极间短路，引起失效。

该容隔离器采用本申请相关技术制备，其剖面结构可以参考图3。如图3所示，该容隔离器包括：第一电极板1022，位于第一电极板1022上的第一氧化硅电介质层103、第二氧化硅电介质层106和氮化硅电介质层107，位于氮化硅电介质层107上的第二电极板1102，以及位于第二电极板1102上的钝化层112。其中，仅通过第一氧化硅电介质层103和第二氧化硅电介质层106示意性地示出氧化硅电介质层；在实际器件中，氧化硅电介质层的层数可以不止两层，当然也不排除仅为一层。第一氧化硅电介质层103、第二氧化硅电介质层106和氮化硅电介质层107在两个电极板之间形成隔离层，可并称为复合电介质层1000。

该容隔离器的表面是一层钝化层112，为了探究裂纹是如何产生的，发明人对容隔离器出现裂纹的部分进行切片并测得电镜图，请参考图2。从电镜图中可以观察到，在容隔离器的内部，氧化硅电介质层和氮化硅电介质层的界面处，出现了分层(可参考图2中虚线方框所示位置)。经过一系列试验和检测，发明人基本可以确定失效模型为：电应力导致氧化硅电介质层和氮化硅电介质层的界面处局部特性变化，出现了空洞、缺陷(defect)等；局部特性变化增大，氧化硅电介质层和氮化硅电介质层界面产生应力失配；氧化硅电介质层和氮化硅电介质层界面出现分层；产生放电通路；应力失配进一步显著；裂纹变大变长，延伸至上层形成钝化层裂纹(PA crack)。

基于此，本申请实施例提供了一种容隔离器的制备方法，请参考图4，该方法包括以下步骤：

步骤S01，在衬底上形成依次层叠设置的第一电极板、氧化硅电介质层和氮化硅电介质层；

步骤S02，在氮化硅电介质层中形成应力释放槽；

步骤S03，在氮化硅电介质层上形成第二电极板。

可以理解地，本申请实施例通过在氮化硅电介质层中形成应力释放槽，从而有利于在后续的测试中或者使用中释放电应力，避免氧化硅电介质层和氮化硅电介质层的界面处发生局部特性变化，进而避免容隔离器出现裂纹，提高了容隔离器的工作可靠性。

下面，结合图5至图12所示的容隔离器在制备过程中的剖面结构示意图，对本申请实施例所提供的容隔离器的制备方法作进一步详细说明。

首先，请参考图5。执行步骤S01，在衬底100上形成依次层叠设置的第一电极板1022、氧化硅电介质层(参考图中103和106)和氮化硅电介质层107。

可以理解地，本申请实施例所提供的容隔离器的制备方法可以与CMOS工艺兼容。在衬底100上，除形成容隔离器外，还可以形成其他元器件。

“衬底”一词是指在上面添加后续材料层的载体。衬底100的材料可以根据实际制备的产品而选择，例如选用多晶硅衬底、绝缘体上硅衬底或者其他合适的衬底。衬底100包括彼此相对的上表面和下表面。衬底的上表面通常是形成器件的一面，除非另行指明。在忽略上表面和下表面的平整度的情况下，定义衬底的上表面和下表面所在的面为衬底平面，平行衬底平面的方向即为沿衬底平面方向；垂直于衬底平面的方向也为后续在衬底上沉积各材料层的层叠方向，或称衬底的厚度方向/器件的高度方向。

在衬底100与第一电极板1022之间还可以包括中间介质层101。中间介质层101在衬底100与第一电极板1022之间形成绝缘隔离。中间介质层101可以为一层也可以为多层结构，具体可以根据实际制备产品的需要而设置。

第一电极板1022可以与第一布线层1021同层制备。具体地，在衬底100上形成第一导电层102，第一导电层102经过刻蚀工艺而包括各种导电图案区域，其中，一部分导电图案区域作为第一电极板1022，一部分导电图案区域作为第一布线层1021。

第一电极板1022的材料例如为铝、铜等金属材料或其组合。

接下来，可以在第一导电层102上形成第一氧化硅电介质层103。第一氧化硅电介质层103除了作为容隔离器中隔离层的一部分，也作为第一导电层102和即将形成的第二导电层105之间的介质层。第一氧化硅电介质层103的厚度约6μm。在通过沉积工艺沉积氧化硅材料以形成第一氧化硅电介质层103时，氧化硅材料也填充在第一导电层102的各种导电图案区域之间。容易理解地，在执行完沉积工艺后，第一氧化硅电介质层103的上表面并不平坦，在与第一电极板1022和第一布线层1021对应的位置处凸出，在第一电极板1022和第一布线层1021之间的位置处凹陷。因此，一般需要通过平坦化工艺，如化学机械研磨(CMP)工艺，对第一氧化硅电介质层103的上表面进行处理。

接下来，可以在第一氧化硅电介质层103内形成与第一导电层102导电连接的第一导电通孔104。第一导电通孔104的形成工艺可以参考现有技术中导电通孔的形成工艺，这里不展开详述。第一导电通孔104的材料例如包括钨等金属。此外，也可以进一步包括执行平坦化工艺的步骤，以使第一导电通孔104的上表面与第一氧化硅电介质层103的上表面平齐。

接下来，可以在第一氧化硅电介质层103上形成第二导电层105。第二导电层105经过刻蚀工艺而包括各种导电图案区域，其中，一部分导电图案区域作为第二布线层1051。

接下来，可以在第二导电层105上形成第二氧化硅电介质层106。与第一氧化硅电介质层103类似，第二氧化硅电介质层106除了作为容隔离器中隔离层的一部分，也作为第二导电层105和即将形成的第三导电层110之间的介质层。第二氧化硅电介质层106的上表面也可以经过平坦化工艺处理，具体请参考关于第一氧化硅电介质层103的相关描述，这里不再赘述。

接下来，可以在第二氧化硅电介质层106上形成氮化硅电介质层107。氮化硅电介质层107仅在第二氧化硅电介质层106上形成薄薄的一层。氮化硅电介质层107与第二氧化硅电介质层106的总厚度约6μm。氮化硅电介质层107的厚度可以在0.5μm至1.2μm的范围内。

第一氧化硅电介质层103、第二氧化硅电介质层106、氮化硅电介质层107共同构成复合电介质层1000。复合电介质层1000也可称为隔离层，或为隔离层的一部分。应当说明的是，这里仅以复合电介质层1000包括第一氧化硅电介质层103和第二氧化硅电介质层106两层氧化硅电介质层为例说明，在实际制备中，氧化硅电介质层的层数可以根据实际需要选择，可以不止两层，当然也不排除仅为一层。此外，复合电介质层1000显然也可以包括除氧化硅电介质层和氮化硅电介质层以外的其他材料层，本申请对此不作具体限定。

在复合电介质层1000中，氧化硅电介质层和氮化硅电介质层之间形成至少一接触界面。

接下来，可以形成贯穿氮化硅电介质层107和第二氧化硅电介质层106的第二导电通孔108；第二导电通孔108与第二导电层105直接接触，从而形成导电连接。第二导电通孔108的形成工艺可以参考现有技术中导电通孔的形成工艺，这里不展开详述。第二导电通孔108的材料同样可以包括钨等金属。此外，也可以进一步包括执行平坦化工艺的步骤，以使第二导电通孔108的上表面与氮化硅电介质层107的上表面平齐。

接下来，请参考图6和图7。执行步骤S02，在氮化硅电介质层107中形成应力释放槽1070。

应力释放槽1070具体通过光刻工艺形成。具体地，先在氮化硅电介质层107上形成图案化的第一掩膜层109。然后，以第一掩膜层109作为掩膜，对氮化硅电介质层107进行刻蚀，在氮化硅电介质层107被去除的位置处形成应力释放槽1070。

具体地，形成贯穿氮化硅电介质层107的应力释放槽1070。在执行刻蚀工艺时，以氧化硅电介质层(具体为第二氧化硅电介质层106)作为刻蚀停止层。

作为一种可选的具体实施方式，应力释放槽1070的线宽范围为5.4μm～12μm。在应力释放槽1070的线宽小于5.4μm时，应力释放效果不理想，氧化硅电介质层和氮化硅电介质层的界面处可能仍然有少量分层现象产生；而对于应力释放槽1070的线宽大于12μm的情况，应力释放槽1070对芯片的面积占用过多，造成芯片尺寸较大。可选地，应力释放槽1070的线宽例如为6μm。

作为一种可选的具体实施方式，在垂直于衬底平面的方向上，应力释放槽1070的投影包围第一电极板1022的投影((请参考图13)。一方面，应力释放槽1070的平面形状为闭合的环形；另一方面，在位置和大小方面，应力释放槽1070位于第一电极板1022的外围，且应力释放槽1070的内环尺寸足以容纳第一电极板1022。如此，应力释放槽1070可以在容隔离器与衬底上的其他元器件之间形成隔离；对于容隔离器包括由多个第一电极板1022和多个第二电极板1102组成的多个电容单元的情况，应力释放槽1070还可以在电容单元之间形成隔离(请参考图14)。

应当理解，本申请并不限于此。请参考图15，作为另一种可选的具体实施方式，应力释放槽1070的长度范围为大于等于相邻两第一电极板1022之间的缝隙的长度或大于等于相邻两第二电极板1102之间的缝隙的长度，且在垂直于衬底平面的方向上，应力释放槽1070位于相邻两第一电极板1022之间和/或位于相邻两第二电极板1102之间，应力释放槽1070的长度方向与对应的缝隙的长度方向一致。缝隙的长度在图15中以h示出。

其中，在应力释放槽1070位于相邻两第一电极板1022之间的情况下，对应的缝隙指的是相邻两第一电极板1022之间的缝隙；在应力释放槽1070位于相邻两第二电极板1102之间的情况下，对应的缝隙指的是相邻两第二电极板1102之间的缝隙。

相邻两第一电极板1022之间的缝隙或相邻两第二电极板1102之间的缝隙可以参考图15中虚线框所示区域。缝隙的长度方向与相邻两第一电极板1022或相邻两第二电极板1102之间的排布方向垂直。以应力释放槽1070位于相邻两第一电极板1022之间的情况为例，缝隙的长度方向与从其中一个第一电极板1022到另一个第一电极板1022的方向垂直。缝隙的一侧为其中一个第一电极板1022，另一侧为另一个第一电极板1022。

在图中所示的相邻两第一电极板1022或相邻两第二电极板1102以上下边缘对齐的方式排布的情况下，缝隙的长度等于每一第一电极板1022或每一第二电极板1102的长度。如果将第一电极板1022和/或第二电极板1102的平面形状视为近似正方形，且相邻两第一电极板1022和/或相邻两第二电极板1102之间对齐排布，则对应的缝隙的长度等于正方形的边长。

可以理解地，考虑到在开封检测时，技术人员发现裂缝较多地出现在相邻电极板之间，因此将应力释放槽设置在相邻两电极板之间更有利于减小裂缝出现的概率；此外，应力释放槽的长度大于等于相邻两电极板之间的缝隙的长度不仅有利于减小裂缝出现的概率，而且可以在相邻两电极板之间形成阻隔，降低短路风险，防止裂缝蔓延。进一步地，应力释放槽1070的长度范围可以为大于等于1.2h；更进一步地，例如大于等于1.5h。

形成应力释放槽1070的步骤在形成第二电极板1102之前执行。在具体制备中，通过在沉积顶层金属层((下文将称为“第三导电层110”)之前增加一张刻蚀氮化硅电介质层107的光罩，从而刻蚀出应力释放槽1070以释放电应力，避免容隔离器在高压使用中出现裂纹。

应当说明的是，并非任意在氮化硅层中形成的沟槽都能被称为应力释放槽，应力释放槽应当指能够实现释放应力的功能的沟槽，并且在本申请各实施例所提供的容隔离器中，应力释放槽具体能够释放氧化硅电介质层和氮化硅电介质层的界面处的电应力。事实上，在半导体器件结构中，经常会用到氧化硅和氮化硅叠层，但并非所有的氧化硅和氮化硅叠层均存在需要释放电应力的问题，因而即便在氮化硅层中包含沟槽，但如果该沟槽在器件工作中并不会起到释放应力的作用，那么该沟槽不应被认定为应力释放槽。

接下来，请参考图8至图10。执行步骤S03，在氮化硅电介质层107上形成第二电极板1102。

具体地，可以先在氮化硅电介质层107上沉积第二电极板材料，第二电极板1102材料填充应力释放槽1070。请参考图8，在实际制备中，第二电极板1102可以与第三布线层1101同层制备。具体地，在氮化硅电介质层107上形成第三导电层110。接下来，请参考图9，在第三导电层110上形成图案化的第二掩膜层111，第二掩膜层111定义出第二电极板1102、第三布线层1101以及其他导电图案区域。接下来，请参考图10，去除部分第二电极板1102材料，以形成第二电极板1102；其中，填充在应力释放槽1070内的第二电极板1102材料被去除。具体地，去除部分第二电极板1102材料通过刻蚀工艺执行，利用图案化的第二掩膜层111作为掩膜，以使第三导电层110形成为包括各种导电图案区域，其中，一部分导电图案区域作为第二电极板1102，一部分导电图案区域作为第三布线层1101。

通过将应力释放槽1070内的第二电极板材料去除，以避免第二电极板材料引起新的界面缺陷。去除应力释放槽1070内的第二电极板材料的步骤可以与刻蚀形成第二电极板1102的步骤同步完成，避免增加额外的工序。

作为一种可选的具体实施方式，在垂直于衬底平面的方向上，应力释放槽1070的投影包围第二电极板1102的投影(请参考图13)。如此，应力释放槽1070可以在容隔离器与衬底上的其他元器件之间形成隔离；对于容隔离器包括由多个第一电极板1022和多个第二电极板1102组成的多个电容单元的情况，应力释放槽1070还可以在电容单元之间形成隔离(请参考图14)。

进一步地，在垂直于衬底平面的方向上，应力释放槽1070的投影可以既包围第二电极板1102的投影又包围第一电极板1022的投影。

应当说明的是，第三布线层仅表示与第一布线层不同的布线层，并非表示从第一电极板1022所在的第一布线层向上数的第三个布线层。第二电极板1102材料，也即第三布线层1101的材料也可以为铝、铜等金属材料或其组合。

可以理解地，本申请实施例所提供的容隔离器的制备方法还形成了与容隔离器布置在同一衬底100上的互联结构，该互联结构包括布线层(如第一布线层1021、第二布线层1051、第三布线层1101)和导电通孔(如第一导电通孔104、第二导电通孔108)，至少一布线层与容隔离器的第一电极板1022同层制备，至少另一布线层与容隔离器的第二电极板1102同层制备，导电通孔在各布线层之间形成导电连接。

接下来，请参考图11和图12。该方法还可以包括：在第二电极板1102上形成钝化层112，钝化层112填充应力释放槽1070。

具体地，钝化层112的材料可以为氧化硅。如此，应力释放槽1070被氧化硅填充，在应力释放槽1070所在的位置处第二氧化硅电介质层106的上表面与氧化硅材料接触。

通过在形成钝化层112的步骤中填充应力释放槽1070，无需增加额外的工序。

可以理解地，为了实现导电连接，钝化层112可以暴露出第三布线层1101和第二电极板1102(请参考图12)。并且，该步骤也可以通过光刻工艺实现。

作为一种可选的具体实施方式，第三布线层1101用于将容隔离器的第一电极板1022导电引出；换言之，第三布线层1101与容隔离器的第一电极板1022导电连接。如此，第三布线层1101和第二电极板1102可以在电应力测试中作为容隔离器的两个电压输入端。

具体地，第一电极板1022与第一布线层1021之间可以通过第三导电层110中的某一导电图案区域((图中未示出)而连接，从而第一电极板1022通过第一布线层1021而导电连接至第三布线层1101。

对于一个容隔离器而言，第一电极板1022和/或第二电极板1102的数量可以不止一个；例如，两个第二电极板1102共同作为一个容隔离器的上电极板。对于应力释放槽1070的投影包围第二电极板1102的投影且一个容隔离器包括多个第二电极板1102的情况，应力释放槽1070的投影至少包围一个第二电极板1102的投影；当然，应力释放槽1070的投影可以包围每一个第二电极板1102的投影。

在此基础上，本申请实施例还提供了一种容隔离器。请继续参考图12，该容隔离器包括：第一电极板1022、第二电极板1102、以及位于第一电极板1022和第二电极板1102之间的复合电介质层1000；复合电介质层1000包括沿第一电极板1022至第二电极板1102的方向上层叠设置的氧化硅电介质层(参考图中103和106)和氮化硅电介质层107；其中，氮化硅电介质层107中形成有应力释放槽1070。

本申请实施例提供的容隔离器，通过在氮化硅电介质层107中形成有应力释放槽1070，从而有利于在后续的测试中或者使用中释放电应力，避免氧化硅电介质层和氮化硅电介质层的界面处发生局部特性变化，进而避免容隔离器出现裂纹，提高了容隔离器的工作可靠性。

本申请实施例提供的容隔离器应用于集成电路中。

作为一种可选的具体实施方式，应力释放槽1070的线宽范围为5.4μm～12μm。

作为一种可选的具体实施方式，应力释放槽1070的长度范围为大于等于相邻两第一电极板之间的缝隙的长度或大于等于相邻两第二电极板之间的缝隙的长度，且在垂直于衬底平面的方向上，应力释放槽1070位于相邻两第一电极板之间和/或位于相邻两第二电极板之间，应力释放槽1070的长度方向与对应的缝隙的长度方向一致。

作为一种可选的具体实施方式，该容隔离器还包括：钝化层112；钝化层112位于第二电极板1102的远离复合电介质层的一侧，钝化层112填充应力释放槽1070。

作为一种可选的具体实施方式，该容隔离器为高压电容器，容隔离器的工作电压大于2千伏。更进一步地，在该容隔离器上施加的电压可以大于6千伏。

作为一种可选的具体实施方式，应力释放槽1070贯穿氮化硅电介质层107；在垂直于第一电极板1022和第二电极板1102的方向上，应力释放槽1070的投影包围第一电极板1022的投影和/或第二电极板1102的投影。

图13为本申请实施例提供的容隔离器的平面投影图，其中，主要示出了氮化硅电介质层107、应力释放槽1070、以及第一电极板1022和/或第二电极板1102的投影。如图所示，应力释放槽1070的投影包围第一电极板1022的投影和/或第二电极板1102的投影，以将由第一电极板1022和第二电极板1102所构成的电容与衬底100上的其他元器件隔离开。

此外，本申请实施例提供的容隔离器可以包括由多个第一电极板1022和多个第二电极板1102组成的多个电容单元。请参考图14，应力释放槽1070还可以在电容单元之间形成隔离。进一步地，应力释放槽1070的位于相邻的两电容单元之间的部分可以被两电容单元共用(请参考图中虚线方框所示区域)，如此，减少对芯片面积的占用。

在此基础上，本申请实施例还提供一种如前述任一实施例所述的容隔离器在电应力测试中的应用。

具体地，电应力测试中在该容隔离器上施加的电压可以大于6千伏。

实践表明，常规测试方法对容隔离器进行电应力(stress)测试往往需要三年左右时间，这导致无法在短期内投入市场并实现收益。如果想要缩短测试时间，只能提高测试电压，然而传统的容隔离器或者相关技术中提供的容隔离器难以承受过高的电压。而本申请实施例提供的容隔离器，通过设置应力释放槽1070来释放电应力，可以实现应用6000V高压stress进行电应力测试，从而可以大大缩短RE验证时间。

在满足高压测试需求的同时，也可以将该容隔离器应用到更高压的场景当中。

需要说明的是，本申请提供的容隔离器的制备方法实施例、容隔离器的实施例、以及容隔离器在电应力测试中的应用实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。

应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本申请的另外的实施例。因此，上述实施例仅表达了本申请的几种实施方式，不对本申请专利的保护范围进行限制。

Claims (10)

1.一种容隔离器的制备方法，其特征在于，所述方法包括：

在衬底上形成依次层叠设置的第一电极板、氧化硅电介质层和氮化硅电介质层；

在所述氮化硅电介质层中形成应力释放槽；

在所述氮化硅电介质层上形成第二电极板。

2.根据权利要求1所述的容隔离器的制备方法，其特征在于，

所述应力释放槽的线宽范围为5.4μm～12μm；

和/或，

所述应力释放槽的长度范围为大于等于相邻两第一电极板之间的缝隙的长度或大于等于相邻两第二电极板之间的缝隙的长度，且在垂直于衬底平面的方向上，所述应力释放槽位于相邻两第一电极板之间和/或位于相邻两第二电极板之间，所述应力释放槽的长度方向与对应的缝隙的长度方向一致。

3.根据权利要求1所述的容隔离器的制备方法，其特征在于，所述在所述氮化硅电介质层中形成应力释放槽，包括：

形成贯穿所述氮化硅电介质层的应力释放槽；在垂直于衬底平面的方向上，所述应力释放槽的投影包围所述第一电极板的投影和/或所述第二电极板的投影。

4.根据权利要求1所述的容隔离器的制备方法，其特征在于，

所述在所述氮化硅电介质层上形成第二电极板包括：

在所述氮化硅电介质层上沉积第二电极板材料，所述第二电极板材料填充所述应力释放槽；

去除部分所述第二电极板材料，以形成所述第二电极板；其中，填充在所述应力释放槽内的第二电极板材料被去除；

所述方法还包括：

在所述第二电极板上形成钝化层，所述钝化层填充所述应力释放槽。

5.一种容隔离器，其特征在于，包括：第一电极板、第二电极板、以及位于所述第一电极板和所述第二电极板之间的复合电介质层；

所述复合电介质层包括沿所述第一电极板至所述第二电极板的方向上层叠设置的氧化硅电介质层和氮化硅电介质层；其中，所述氮化硅电介质层中形成有应力释放槽。

6.根据权利要求5所述的容隔离器，其特征在于，

所述应力释放槽的线宽范围为5.4μm～12μm；

和/或，

所述应力释放槽的长度范围为大于等于相邻两第一电极板之间的缝隙的长度或大于等于相邻两第二电极板之间的缝隙的长度，且在垂直于衬底平面的方向上，所述应力释放槽位于相邻两第一电极板之间和/或位于相邻两第二电极板之间，所述应力释放槽的长度方向与对应的缝隙的长度方向一致。

7.根据权利要求5所述的容隔离器，其特征在于，所述应力释放槽贯穿所述氮化硅电介质层；在垂直于所述第一电极板和所述第二电极板的方向上，所述应力释放槽的投影包围所述第一电极板的投影和/或所述第二电极板的投影。

8.根据权利要求5所述的容隔离器，其特征在于，还包括：钝化层；

所述钝化层位于第二电极板的远离所述复合电介质层的一侧，所述钝化层填充所述应力释放槽。

9.根据权利要求5所述的容隔离器，其特征在于，所述容隔离器为高压电容器，所述容隔离器的工作电压大于2千伏。

10.一种如权利要求5至9所述的容隔离器在电应力测试中的应用。

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