CN116314290A - 半导体器件及其制备方法 - Google Patents
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Abstract
本申请涉及一种半导体器件及其制备方法。所述半导体器件，包括：衬底、第一导电类型的外延层、第二导电类型的埋层、栅极结构、覆盖介质层、栅极引出电极、引出孔、源极引出电极以及隔离绝缘层。其中，覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构。栅极引出电极至少位于开口内，与栅极结构相接触。引出孔位于开口内，沿厚度方向贯穿栅极引出电极、栅极结构，以暴露出第二导电类型的埋层。源极引出电极，位于引出孔内，与第二导电类型的埋层电连接。隔离绝缘层位于源极引出电极与栅极引出电极和栅极结构之间。上述半导体器件具有较好的抗浪涌电流能力以及可靠性。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
随着半导体加工技术的不断发展，半导体器件由于其更小的体积、更高的性能、更高的转换效率在电子、通讯等领域得到越来越多的应用。
现有常规纵向双扩散金属氧化物半导体(Vertical Double-diffused MetalOxide Semiconductor，简称VDMOS)器件仅在单元阵列区存在寄生二极管，故VDMOS器件中二极管的面积相对较小，导致VDMOS器件的抗浪涌电流能力较弱，进而导致器件的可靠性较低。
因此，如何提升VDMOS器件的抗浪涌电流能力是亟需解决的问题。
发明内容
基于此，有必要提供一种半导体器件及其制备方法，以有效提升VDMOS器件的抗浪涌电流能力。
本申请实施例提供了一种半导体器件，包括：衬底、第一导电类型的外延层、第二导电类型的埋层、栅极结构、覆盖介质层、栅极引出电极、引出孔、源极引出电极以及隔离绝缘层。其中，第一导电类型的外延层位于衬底的表面。第二导电类型的埋层位于第一导电类型的外延层内。栅极结构位于第一导电类型的外延层远离衬底的表面。覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构。栅极引出电极，至少位于开口内，与栅极结构相接触；引出孔，位于开口内，沿厚度方向贯穿栅极引出电极、栅极结构，以暴露出第二导电类型的埋层；源极引出电极，位于引出孔内，与第二导电类型的埋层电连接。隔离绝缘层位于源极引出电极与栅极引出电极和栅极结构之间。
本申请实施例中，半导体器件采用如上结构。上述半导体器件中的引出孔贯穿栅极引出电极和栅极结构，使得源极引出电极利用引出孔与第二导电类型的埋层电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极与第二导电类型的埋层电连接，使得二极管集成于半导体器件必有的外延层内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件具有较好的抗浪涌电流能力以及可靠性。
可选地，半导体器件还包括：金属接触层，位于引出孔的底部，且位于源极引出电极与第二导电类型的埋层之间，并与第二导电类型的埋层相接触。
本申请实施例中，源极引出电极与第二导电类型的埋层之间的金属接触层，有利于源极引出电极与第二导电类型的埋层形成良好的欧姆接触，进而提高二极管的电学性能。
可选地，开口和引出孔在第一导电类型的外延层远离衬底的表面的正投影均位于第二导电类型的埋层内。
可选地，栅极结构包括：栅介质层，位于第一导电类型的外延层远离衬底的表面；栅极，位于栅介质层远离第一导电类型的外延层的表面。
可选地，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
基于同样的发明构思，本申请还提供了一种半导体器件制备方法，其特征在于，包括以下步骤：提供衬底；于衬底的表面形成第一导电类型的外延层；于第一导电类型的外延层内形成第二导电类型的埋层；于第一导电类型的外延层远离衬底的表面形成栅极结构；形成覆盖介质层，覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构；于开口内形成栅极引出电极，栅极引出电极与栅极结构相接触；于栅极引出电极内和栅极结构内形成引出孔，引出孔暴露出第二导电类型的埋层；于引出孔的侧壁形成隔离绝缘层；于引出孔内形成源极引出电极，源极引出电极与第二导电类型的埋层电连接。
本申请实施例中，半导体器件采用如上方法制备。首先，于栅极引出电极内和栅极结构内形成引出孔，暴露出第二导电类型的埋层。其次，在引出孔内形成源极引出电极，以将源极引出电极与第二导电类型的埋层电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极与第二导电类型的埋层电连接，使得二极管集成于半导体器件必有的外延层内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件的制备方法提高了半导体器件的抗浪涌电流能力，进而提高了半导体器件的可靠性，且没有增加额外的制备成本。
可选地，于第一导电类型的外延层远离衬底的表面形成栅极结构，包括：于第一导电类型的外延层远离衬底的表面形成栅介质材料层；于栅介质材料层远离第一导电类型的外延层的表面形成栅极导电层；刻蚀栅极导电层以形成栅极，并刻蚀栅介质材料层以形成栅介质层，栅介质层和栅极共同构成栅极结构。
可选地，形成覆盖介质层，包括：形成覆盖介质材料层，覆盖介质材料层覆盖栅极结构；刻蚀覆盖介质材料层，以形成具有开口的覆盖介质层。
可选地，于引出孔内形成源极引出电极之前，还包括：于引出孔的底部形成金属接触层，金属接触层与第二导电类型的埋层相接触；源极引出电极与金属接触层远离第二导电类型的埋层的表面相接触。
本申请实施例中，于源极引出电极与第二导电类型的埋层之间形成金属接触层，有利于源极引出电极与第二导电类型的埋层形成良好的欧姆接触，进而提高二极管的电学性能。
可选地，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种半导体器件的剖面结构示意图；
图2为本申请一实施例中提供的半导体器件制备方法的流程图；
图3为本申请一实施例中提供的半导体器件制备方法中步骤S10所得结构的剖面结构示意图；
图4为本申请一实施例中提供的半导体器件制备方法中步骤S20所得结构的剖面结构示意图；
图5为本申请一实施例中提供的半导体器件制备方法中形成栅极结构的流程图；
图6为本申请一实施例中提供的半导体器件制备方法中步骤S30所得结构的剖面结构示意图；
图7为本申请一实施例中提供的半导体器件制备方法中步骤S40所得结构的剖面结构示意图；
图8为本申请一实施例中提供的半导体器件制备方法中步骤S60所得结构的剖面结构示意图；
图9为本申请一实施例中提供的半导体器件制备方法中步骤S70所得结构的剖面结构示意图；
图10为本申请一实施例中提供的半导体器件制备方法中步骤S80所得结构的剖面结构示意图。
附图标记说明：
10-衬底；11-第一导电类型的外延层；111-第二导电类型的埋层；20-栅极结构；21-栅介质层；22-栅极；30-覆盖介质层；40-隔离绝缘层；50-金属接触层；
A-栅极引出电极；B-源极引出电极；G-开口；H-引出孔。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在此使用时，“沉积”工艺包括但不限于物理气相沉积(Physical VaporDeposition，简称PVD)、化学气相沉积(Chemical Vapor Deposition，简称CVD)或原子层沉积(Atomic Layer Deposition，简称ALD)。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
随着半导体加工技术的不断发展，半导体器件由于其更小的体积、更高的性能、更高的转换效率在电子、通讯等领域得到越来越多的应用。
现有常规纵向双扩散金属氧化物半导体(Vertical Double-diffused MetalOxide Semiconductor，简称VDMOS)器件仅在单元阵列区存在寄生二极管，故VDMOS器件中二极管的面积相对较小，导致VDMOS器件的抗浪涌电流能力较弱，进而导致器件的可靠性较低。
因此，如何提升VDMOS器件的抗浪涌电流能力是亟需解决的问题。
鉴于上述现有技术的不足，本申请的目的在于提供一种半导体器件及其制备方法，以有效提升VDMOS器件的抗浪涌电流能力。
请参阅图1，本申请实施例提供了一种半导体器件，包括：衬底10、第一导电类型的外延层11、第二导电类型的埋层111、栅极结构20、覆盖介质层30、栅极引出电极A、源极引出电极B以及隔离绝缘层40。
其中，第一导电类型的外延层11位于衬底10的表面。第二导电类型的埋层111位于第一导电类型的外延层11内。栅极结构20位于第一导电类型的外延层11远离衬底10的表面。覆盖介质层30覆盖栅极结构20；覆盖介质层30内具有开口，开口暴露出栅极结构20。栅极引出电极A，至少位于开口内，与栅极结构20相接触。引出孔位于开口内，沿厚度方向贯穿栅极引出电极A、栅极结构20，以暴露出第二导电类型的埋层111。源极引出电极B，位于引出孔H内，与第二导电类型的埋层111电连接。隔离绝缘层40位于源极引出电极B与栅极引出电极A和栅极结构20之间。
本申请实施例中，半导体器件采用如上结构。上述半导体器件中的引出孔贯穿栅极引出电极A和栅极结构20，使得源极引出电极B利用引出孔与第二导电类型的埋层111电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极B与第二导电类型的埋层111电连接，使得二极管集成于半导体器件必有的外延层11内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件具有较好的抗浪涌电流能力以及可靠性。
可选地，衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
可选地，第一导电类型的外延层11的材料包括诸如硅(Si)、硅锗(SiGe)、硅锗碳(SiGeC)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)或其它的III/V半导体或II/VI半导体。
在一些示例中，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
示例地，第一导电类型的外延层11为N型外延层，第二导电类型的埋层111为P型埋层；或第一导电类型的外延层11为P型外延层，第二导电类型的埋层111为N型埋层。
在一些示例中，请继续参阅图1，栅极结构20包括：栅介质层21，位于第一导电类型的外延层11远离衬底10的表面。栅极22，位于栅介质层21远离第一导电类型的外延层11的表面。
示例地，栅介质层21包括栅氧化层。栅氧化层可以包括但不限于氧化硅层。
示例地，栅极22的材料包括但不限于多晶硅。
在一些示例中，栅极引出电极A还可以位于覆盖介质层30远离栅极结构20的表面。
示例地，覆盖介质层30可以包括但不限于氧化硅层。
示例地，栅极引出电极A的材料可以包括但不限于铝(Al)。
相应地，在一些示例中，隔离绝缘层40还可以位于栅极引出电极A远离第二导电类型的埋层111的部分表面。
可选地，隔离绝缘层40的材料可以包括但不限于氧化硅或聚酰亚胺。
相应地，在一些示例中，源极引出电极B还可以位于隔离绝缘层40远离第二导电类型的埋层111的部分表面。
示例地，源极引出电极B的材料可以包括但不限于铝(Al)。
在一些示例中，半导体器件还包括：金属接触层50，位于引出孔的底部，且位于源极引出电极B与第二导电类型的埋层111之间，并与第二导电类型的埋层111相接触。
本申请实施例中，源极引出电极B与第二导电类型的埋层111之间的金属接触层50，有利于源极引出电极B与第二导电类型的埋层111形成良好的欧姆接触，进而提高二极管的电学性能。
示例地，金属接触层50的材料可以包括但不限于镍(Ni)或钛(Ti)。
在一些示例中，开口和引出孔在第一导电类型的外延层11远离衬底10的表面的正投影均位于第二导电类型的埋层111内。
基于同样的发明构思，请参阅图2，本申请还提供了一种半导体器件制备方法，包括以下步骤。
S10：提供衬底；于衬底的表面形成第一导电类型的外延层。
S20：于第一导电类型的外延层内形成第二导电类型的埋层。
S30：于第一导电类型的外延层远离衬底的表面形成栅极结构。
S40：形成覆盖介质层，覆盖介质层覆盖栅极结构；覆盖介质层内具有开口，开口暴露出栅极结构。
S50：于开口内形成栅极引出电极，栅极引出电极与栅极结构相接触。
S60：于栅极引出电极内和栅极结构内形成引出孔，引出孔暴露出第二导电类型的埋层。
S70：于引出孔的侧壁形成隔离绝缘层。
S80：于引出孔内形成源极引出电极，源极引出电极与第二导电类型的埋层电连接。
本申请实施例中，半导体器件采用如上方法制备。首先，于栅极引出电极内和栅极结构内形成引出孔，暴露出第二导电类型的埋层。其次，在引出孔内形成源极引出电极，以将源极引出电极与第二导电类型的埋层电连接。如此，本申请在没有增大半导体器件面积且不占用半导体器件有效面积的前提下，通过引出孔将源极引出电极与第二导电类型的埋层电连接，使得二极管集成于半导体器件必有的外延层内，从而增加了半导体器件中二极管的面积，进而提高了半导体器件的抗浪涌电流能力。因此，上述半导体器件的制备方法提高了半导体器件的抗浪涌电流能力，进而提高了半导体器件的可靠性，且没有增加额外的制备成本。
为了更清楚地说明本公开实施例所提供的半导体器件的制备方法，以下结合图3～图10对本申请实施例提供的半导体器件的制备方法进行了详述。
在步骤S10中，请参阅图3中的S10及图3，提供衬底10；于衬底10的表面形成第一导电类型的外延层11。
可选地，衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
可选地，第一导电类型的外延层11的材料包括诸如硅(Si)、硅锗(SiGe)、硅锗碳(SiGeC)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)、磷化铟(InP)或其它的III/V半导体或II/VI半导体。
在一些示例中，第一导电类型为N型且第二导电类型为P型；或第一导电类型为P型且第二导电类型为N型。
示例地，第一导电类型的外延层11为N型外延层，第二导电类型的埋层111为P型埋层；或第一导电类型的外延层11为P型外延层，第二导电类型的埋层111为N型埋层。
在步骤S20中，请参阅图3中的S20及图4，于第一导电类型的外延层11内形成第二导电类型的埋层111。
在一些示例中，于第一导电类型的外延层11内形成第二导电类型的埋层111包括：对第一导电类型的外延层11进行第二导电类型的离子注入，以形成第二导电类型的埋层111。
示例地，当第一导电类型的外延层11为N型外延层时，对第一导电类型的外延层11进行P型离子注入，以形成P型埋层，即第二导电类型的埋层。
相应地，当第一导电类型的外延层11为P型外延层时，对第一导电类型的外延层11进行N型离子注入，以形成N型埋层，即第二导电类型的埋层。
在步骤S30中，请参阅图3中的S30、图5及图6，于第一导电类型的外延层11远离衬底10的表面形成栅极结构20。
可选地，请参阅图5，于第一导电类型的外延层11远离衬底10的表面形成栅极结构20，包括：
S31：于第一导电类型的外延层远离衬底的表面形成栅介质材料层。
S32：于栅介质材料层远离第一导电类型的外延层的表面形成栅极导电层。
S33：刻蚀栅极导电层以形成栅极，并刻蚀栅介质材料层以形成栅介质层，栅介质层和栅极共同构成栅极结构。
在步骤S31中，栅介质材料层(未示出)可以包括但不限于氧化硅层。
示例地，可以采用沉积工艺形成栅介质材料层。
在步骤S32中，栅极导电层(未示出)可以包括但不限于多晶硅层。
示例地，可以采用沉积工艺形成栅极导电层。
在步骤S33中，请参阅图6，栅介质层21包括栅氧化层。栅氧化层可以包括但不限于氧化硅层。
在步骤S40中，请参阅图3中的S40及图7，形成覆盖介质层30，覆盖介质层30覆盖栅极结构20；覆盖介质层30内具有开口G，开口G暴露出栅极结构20。
可选地，形成覆盖介质层30，包括：形成覆盖介质材料层(未示出)，覆盖介质材料层覆盖栅极结构20；刻蚀覆盖介质材料层，以形成具有开口G的覆盖介质层30。
示例地，覆盖介质材料层可以包括但不限于氧化硅层。
示例地，可以采用沉积工艺形成覆盖介质材料层。
在一些示例中，开口G在第一导电类型的外延层11远离衬底10的表面的正投影均位于第二导电类型的埋层111内。
在步骤S50中，请参阅图3中的S50及图8，于开口G内形成栅极引出电极A，栅极引出电极A与栅极结构20相接触。
在一些示例中，栅极引出电极A还可以位于覆盖介质层30远离栅极结构20的表面。
示例地，栅极引出电极A的材料可以包括但不限于铝(Al)。
在步骤S60中，请参阅图3中的S60及图8，于栅极引出电极A内和栅极结构20内形成引出孔H，引出孔H暴露出第二导电类型的埋层111。
在一些示例中，引出孔H在第一导电类型的外延层11远离衬底10的表面的正投影均位于第二导电类型的埋层111内。
示例地，可以采用干法刻蚀于栅极引出电极A内和栅极结构20内形成引出孔H。
在步骤S70中，请参阅图3中的S70及图9，于引出孔H的侧壁形成隔离绝缘层40。
相应地，在一些示例中，隔离绝缘层40还可以位于栅极引出电极A远离第二导电类型的埋层111的部分表面。
可选地，隔离绝缘层40的材料可以包括但不限于氧化硅或聚酰亚胺。
在步骤S80中，请参阅图3中的S80及图10，于引出孔H内形成源极引出电极B，源极引出电极B与第二导电类型的埋层电111连接。
可选地，于引出孔H内形成源极引出电极B之前，还包括：于引出孔H的底部形成金属接触层50，金属接触层50与第二导电类型的埋层111相接触；源极引出电极B与金属接触层50远离第二导电类型的埋层111的表面相接触。
本申请实施例中，于源极引出电极B与第二导电类型的埋层111之间形成金属接触层50，有利于源极引出电极B与第二导电类型的埋层111形成良好的欧姆接触，进而提高二极管的电学性能。
示例地，金属接触层50的材料可以包括但不限于镍(Ni)或钛(Ti)。
在本说明书的描述中，上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底；
第一导电类型的外延层，位于所述衬底的表面；
第二导电类型的埋层，位于所述第一导电类型的外延层内；
栅极结构，位于所述第一导电类型的外延层远离所述衬底的表面；
覆盖介质层，覆盖所述栅极结构；所述覆盖介质层内具有开口，所述开口暴露出所述栅极结构；
栅极引出电极，至少位于所述开口内，与所述栅极结构相接触；
引出孔，位于所述开口内，沿厚度方向贯穿所述栅极引出电极、所述栅极结构，以暴露出所述第二导电类型的埋层；
源极引出电极，位于所述引出孔内，与所述第二导电类型的埋层电连接；
隔离绝缘层，位于所述源极引出电极与所述栅极引出电极和所述栅极结构之间。
2.如权利要求1所述的半导体器件，其特征在于，还包括：
金属接触层，位于所述引出孔的底部，且位于所述源极引出电极与所述第二导电类型的埋层之间，并与所述第二导电类型的埋层相接触。
3.如权利要求1所述的半导体器件，其特征在于，所述开口和所述引出孔在所述第一导电类型的外延层远离所述衬底的表面的正投影均位于所述第二导电类型的埋层内。
4.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括：
栅介质层，位于所述第一导电类型的外延层远离所述衬底的表面；
栅极，位于所述栅介质层远离所述第一导电类型的外延层的表面。
5.如权利要求1至4中任一项所述的半导体器件，其特征在于，所述第一导电类型为N型且所述第二导电类型为P型；或所述第一导电类型为P型且所述第二导电类型为N型。
6.一种半导体器件制备方法，其特征在于，包括以下步骤：
提供衬底；
于所述衬底的表面形成第一导电类型的外延层；
于所述第一导电类型的外延层内形成第二导电类型的埋层；
于所述第一导电类型的外延层远离所述衬底的表面形成栅极结构；
形成覆盖介质层，所述覆盖介质层覆盖所述栅极结构；所述覆盖介质层内具有开口，所述开口暴露出所述栅极结构；
于所述开口内形成栅极引出电极，所述栅极引出电极与所述栅极结构相接触；
于所述栅极引出电极内和所述栅极结构内形成引出孔，所述引出孔暴露出所述第二导电类型的埋层；
于所述引出孔的侧壁形成隔离绝缘层；
于所述引出孔内形成源极引出电极，所述源极引出电极与所述第二导电类型的埋层电连接。
7.如权利要求6所述的半导体器件制备方法，其特征在于，所述于所述第一导电类型的外延层远离所述衬底的表面形成栅极结构，包括：
于所述第一导电类型的外延层远离所述衬底的表面形成栅介质材料层；
于所述栅介质材料层远离所述第一导电类型的外延层的表面形成栅极导电层；
刻蚀所述栅极导电层以形成栅极，并刻蚀所述栅介质材料层以形成栅介质层，所述栅介质层和所述栅极共同构成所述栅极结构。
8.如权利要求6所述的半导体器件制备方法，其特征在于，所述形成覆盖介质层，包括：
形成覆盖介质材料层，所述覆盖介质材料层覆盖所述栅极结构；
刻蚀所述覆盖介质材料层，以形成具有所述开口的所述覆盖介质层。
9.如权利要求6所述的半导体器件制备方法，其特征在于，所述于所述引出孔内形成源极引出电极之前，还包括：
于所述引出孔的底部形成金属接触层，所述金属接触层与所述第二导电类型的埋层相接触；所述源极引出电极与所述金属接触层远离所述第二导电类型的埋层的表面相接触。
10.如权利要求6至9中任一项所述的半导体器件制备方法，其特征在于，所述第一导电类型为N型且所述第二导电类型为P型；或所述第一导电类型为P型且所述第二导电类型为N型。
Priority Applications (1)
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