CN116230035A - 感测电路及其操作方法 - Google Patents

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CN116230035A CN202310025677.XA CN202310025677A CN116230035A CN 116230035 A CN116230035 A CN 116230035A CN 202310025677 A CN202310025677 A CN 202310025677A CN 116230035 A CN116230035 A CN 116230035A
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吴瑞仁
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刘仁杰
张孟凡
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Abstract

一个电路包括参考电压节点、第一和第二数据线、感测放大器、耦合于第一和第二数据线以及感测放大器的第一和第二输入端之间的第一和第二开关组件、耦合于第一和第二数据线之间与第一和第二节点之间的第三和第四开关组件、在第一和第二节点与参考电压节点之间耦合的第五和第六开关组件以及在第一和第二节点和第二与第一输入端之间耦合的第一和第二电容组件。在第一操作模式中，第一到第四开关组件都被开启，第五和第六开关组件都被关闭。在第二操作模式下，第一到第四开关组件都被关闭，第五和第六开关组件都被导通。

Description

感测电路及其操作方法
技术领域
本公开的实施例是有关于一种感测放大电路及其操作方法。
背景技术
集成电路(IC)通常包括内存数组，其中在读取操作期间可通过感测从存储数据所产生的的电压差来存取存储数据。电压感测放大器具有基于此些电压差产生输出数据的各种不同配置。示例性的内存数组类型包括随机存取内存(RAM)、静态随机存取内存(SRAM)和动态随机存取内存(DRAM)。
发明内容
根据本公开的一些实施例，提供一种感测电路包括参考电压节点、第一数据线和第二数据线，包括第一输入端和第二输入端的感测放大器，耦合于第一数据线和第一输入端之间的第一开关组件，耦合于第二数据线和第二输入端之间的第二开关组件，耦合于第一数据线和第一节点之间的第三开关组件，耦合于第二数据线和第二节点之间的第四开关组件，耦合于第一节点和参考电压节点之间的第五开关组件，耦合于第二节点和参考电压节点之间的第六开关组件，耦合于第一节点和第二输入端之间的第一电容组件以及耦合于第二节点和第一输入端的第二电容组件。电路配置为，在第一操作模式中，开启第一开关组件到第四开关组件中的每一者，并关闭第五开关组件和第六开关组件的每一者，以及在第二操作模式中，关闭第一开关组件到第四开关组件中的每一者，并开启第五开关组件和第六开关组件中的每一者。
根据本公开的一些实施例，提供一种感测电路包括接地节点、第一数据线和第二数据线，耦合于第一数据线和第二数据线之间的第一组件串行，其中第一组件串行包括耦合于第一开关组件和第二开关组件之间的第一NMOS电容，耦合于第一数据线和第二数据线之间的第二组件串行，其中第二组件串行包括耦合于第三开关组件和第四开关组件之间的第二NMOS电容，一感测放大器包括一个耦合到第一NMOS电容的第一端子的第一输入端和一个耦合到第二NMOS电容的第一端子的第二输入端，一耦合于第一NMOS电容的第二端子和接地节点之间的第一NMOS晶体管，以及耦合于第二NMOS电容的第二端子和接地节点之间的第二NMOS晶体管。电路被配置为，在读取操作的第一部分中，关闭第一开关组件到第四开关组件中的每一者，并开启第一NMOS晶体管和第二NMOS晶体管中的每一者，并且在读取操作的第二部分中，打开第一开关组件到第四开关组件中的每一者并关闭第一NMOS晶体管和第二NMOS晶体管中的每一者。
根据本公开的一些实施例，提供一种操作感测放大器电路的方法包括，在第一操作模式中，将第一电容组件的第一端子和第二端子分别耦合到第一数据线和第二数据线，其中第一电容组件的第二端子包括感测放大器的第一输入端，将第二电容组件的第一端子和第二端子分别耦合到第二数据线和第一数据线，其中第二电容组件的第二端子包括感测放大器的第二输入端，以及在第二操作模式中，将第一电容组件和第二电容组件中的每一者的第一端子和第二端子与第一数据线和第二数据线中的每一者解耦，将第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点，并使用感测放大器来检测第一数据线和第二数据线之间的电压差。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的感测放大器电路的示意图。
图2是根据一些实施例的感测放大器电路的操作参数的示意图。
图3是根据一些实施例的感测放大器电路的示意图。
图4是根据一些实施例的感测放大器电路的示意图。
图5是根据一些实施例的感测放大器电路的示意图。
图6是根据一些实施例的感测放大器电路的操作方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个组件或特征与另一(其他)组件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。装备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
在不同的实施例中，感测放大器电路包括耦合于数据线对和电压感测放大器的差分输入端之间的电容组件。电路包括开关组件，配置为将每个电容组件充电到数据在线的电压差，然后将电容组件耦合到参考电压节点以放大输入到感测放大器的电压差。与将数据线电压差直接输入到感测放大器的方法相比，该电路因此提高了感测的裕度和速度，特别是在检测相对于原本的感测放大器偏移电压较小的数据线电压差时。
根据下面讨论的不同的实施例，图1和3-5分别是感测放大器电路100和300-500的示意图，也称为电路100和300-500；图2是感测放大器电路操作参数的示意图；而图6是操作感测放大器电路的方法600的流程图。在不同的实施例中，感测放大器电路是集成电路(IC)，例如，内存电路的一部分。在一些实施例中，感测放大器电路是RAM、SRAM或DRAM电路的一部分。
在下面讨论的每个实施例中，感测放大器电路被配置为在与内存电路的读取操作对应的两种操作模式的每一种中操作。在第一操作模式中，也称为读取操作的第一部分，开关组件被导通(switch on)，即阖上(closed)，以将电容组件充电到到数据线对上的电压差。在第二操作模式中，也称为读取操作的第二部分，开关组件截止(switch off)，即打开(opened)，电容组件耦合到共享参考端，并使用感测放大器来检测电容组件因此放大的电压差。
在下面讨论的实施例中，在第二操作模式中，电容组件被耦合到在各个图中由仿真的接地符号所表示的电压参考节点。在一些实施例中，电压参考节点被配置为具有接地的电压水平或除了接地的电压水平之外的参考电压水平，例如供电电压水平。
两个或多个电路组件被认为是基于一个或多个直接信号连接和/或一个或多个间接信号连接而耦合的，其中包括一个或多个电阻组件和/或一个或多个逻辑组件，例如，反相器或逻辑门，在两个或多个电路组件之间。在一些实施例中，两个或多个耦合的电路组件之间的信号通信能够被一个或多个逻辑组件修改，例如，反相或形成条件式控制。在一些实施例中，两个或更多电路组件被认为是基于包括一个或多个电容组件的信号连接而耦合，两个或更多电路组件因此在一些实施例中被称为电容耦合。
图1是根据一些实施例的电路100的示意图。电路100包括感测放大器110、数据线DL和DLB，电容组件C1和C2、开关组件S1-S6，以及参考电压节点。
感测放大器110是包括输入端T1和T2以及一个或多个输出端(未示出)的电子电路。感测放大器110被配置为在输入端T1和T2处接收差分电压，以及在一或多个输出端处产生指示差分电压极性的一个或多个输出信号(未示出)。在一些实施例中，感测放大器110包括一个或多个锁存器电路。在一些实施例中，感测放大器110包括感测放大器410或510，以下关于图4和图5进行讨论。
数据线DL和DLB，在一些实施例中也称为数据线对DL/DLB，被配置为在读取操作中耦合到内存电路中的记忆单元的内存电路信号线。在一些实施例中，数据线对DL/DLB被耦合到选择电路(未显示)，例如，多任务器，并且内存电路被配置为在读取操作中通过选择电路将数据线对DL/DLB耦合至所选择的记忆单元，例如，通过产生一个或多个控制信号。数据线DL和DLB因此被配置为在读取操作中具有各自的电压VDL和VDLB。
电容组件，例如电容组件C1或C2，是包括一个或多个IC结构(例如电容)的双端电路组件，被配置为在两个端子之间具有预定的电容值。在不同的实施例中，电容组件是IC结构，包括两个或多个由相应的介电层隔开的电极、一n型晶体管，具有耦合到两个端子之一的栅极以及彼此耦合和耦合到两个端子中的另一个的源极/漏极。电容组件因此被配置为在操作时在两个端子之间提供预定的电容值。
开关组件，例如开关组件S1-S6，是包括一个或多个IC结构，例如晶体管的有源电路组件，被配置为响应于在一个或多个附加的端子处接收的一个或多个控制信号而选择性地耦合和解耦两个端子，因而在操作中提供在开启(导通)状态的低电阻值路径和关闭(截止)状态的高电阻值路径。
在一些实施例中，开关组件包括耦合于两个端子之间且具有配置为接收控制信号的栅极的n型晶体管，并因此被配置为在操作中响应于具有逻辑上为高水平的控制信号，而在两个端子之间提供低电阻值路径，以及响应于具有逻辑上为低水平的控制信号而在两个端子之间提供高电阻值路径。
在一些实施例中，开关组件包括耦合于两个端子之间的p型晶体管，并且具有配置为接收和控制信号的栅极，并因此被配置为在操作中响应于具有逻辑上为低水平的控制信号，而可在两个端子之间提供低电阻值路径，并响应于具有逻辑上为高水平的控制信号以在两个端子之间提供高电阻值路径。
在一些实施例中，开关组件包括耦合于两个端子之间的传输闸，传输闸包括配置为接收互补(反相)控制信号的两个栅极，因此被配置为在操作中响应于具有第一逻辑水平组合的控制信号在两个端子之间提供低电阻值路径，并响应于具有第二逻辑水平组合的控制信号在两个端子之间提供高电阻值路径。
在图1和3-5所示的实施例中，开关组件S5和S6中的每一者都是n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，开关组件S5或S6之一或两者是NMOS晶体管之外的开关组件类型，例如p型金属氧化物半导体(PMOS)晶体管。
电路100包括耦合于数据线DL和输入端T1之间的开关组件S1、耦合于数据线DLB和输入端T2之间的开关组件S2、耦合于数据线DL和节点N1之间的开关组件S3、耦合于数据线DLB和节点N2之间的开关组件S4、耦合于节点N1和参考电压节点之间的开关组件S5、耦合于节点N2和参考电压节点之间的开关组件S6、耦合于节点N1和输入端T2之间的电容组件C1以及耦合于节点N2和输入端T1之间的电容组件C2。
开关组件S2和S3以及耦合于开关组件S2和S3之间的电容组件C1，因而配置为耦合于数据线DL和DLB之间的装置串行，其中输入端T2和节点N1对应于电容组件C1的两个端子。
开关组件S1和S4以及耦合于开关组件S1和S4之间的电容组件C2，因而配置成耦合于数据线DL和DLB之间的装置串行，其中输入端T1和节点N2对应于电容组件C2的两个端子。
开关组件S1-S4配置为接收一个或多个控制信号(图1中未显示)，其中开关组件S1-S4配置为同时开启和关闭，如此一来所有4个开关组件S1-S4在同一个时间区间内具有相同的低电阻值路径和高电阻值路径。在不同的实施例中，开关组件S1-S4均为同一种开关组件类型，例如NMOS或PMOS晶体管，或者包括多个开关组件类型。在不同的实施例中，开关组件S1-S4中配置为接收同一个控制信号或多个控制信号。
在图1中描绘的实施例中，开关组件S5和S6中的每一者都配置为接收控制信号CP，其中开关组件S5和S6配置为同时开启和关闭，如此一来开关组件S5和S6都在同一个时间区间内具有相同的低和高电阻值路径。在一些实施例、开关组件S5和S6配置为接收不同的控制信号并因此配置为同时开启和关闭。
电路100配置为控制开关组件S1-S6，例如，通过包括配置为产生包括控制信号CP的一个或多个控制信号的控制电路，因此开关组件S1-S4在开关组件S5和S6具有高电阻值路径的时间区间内具有低电阻值路径，并且开关组件S1-S4在开关组件S5和S6具有低电阻值路径的时间区间内具有高电阻值路径。
在第一操作模式中，电路100配置为开启开关组件S1-S4的每一者，并且关闭开关组件S5和S6的每一者，使得电容组件C1和C2中的每一者通过两个低电阻值路径耦合到数据线DL和DLB中的每一者，并且通过开关组件S5和S6的高电阻值路径与参考电压节点解耦。
根据开关组件S1和S3的低电阻值路径，数据线DL上的电压VDL在对应于节点N1的电容组件C1的端子处显示为电压V1，在对应于输入端T1的电容组件C2的端子处显示为电压VA。根据开关组件S2和S4的低电阻值路径，数据线DLB上的电压VDLB在对应于节点N2的电容组件C2的端子处显示为电压V2，在对应于输入端T2的电容组件C1的端子处显示为电压VB，。
第一操作模式在图2中被说明为模式1，其中控制信号CP具有逻辑低水平。在图2中描绘的非限制性实施例中，感测放大器110在模式1开始时具有初始化状态，使得电压VA和VB(表示为VA/VB)最初具有由单线表示的相同电压水平。由于电容组件C1和C2中的每一者都被数据线DL和DLB上的电压水平充电，因此电压VA和VB降低以达到幅度等于|VDL–VDLB|的差分电压值ΔVDL。
通过电路100的配置，相对于在节点N1的电压V1而言，电容组件C1上的差分电压ΔVDL的极性与相对于在节点N2的电压V2而言，电容组件C2的差分电压ΔVDL的极性相反。
在第二操作模式中，在图2中以模式2表示，电路100配置为关闭开关组件S1-S4中的每一者，使得电容组件C1和C2中的每一者通过两个高电阻值路径与数据线DL和DLB中的每一者解耦。控制信号CP转态到逻辑高水平，因而使每一个开关组件S5和S6导通，并通过相应的低电阻值路径将节点N1(电容组件C1的一个端子)和N2(电容组件C2的一个端子)中的每一者耦合到参考电压节点。
电容组件C1和C2的每个端子耦合到参考电压节点，使得电压V1和V2中的每一者被驱动到参考电压水平。基于电容组件C1相对于电压V1的差分电压ΔVDL和电容组件C2相对于电压V2的差分电压ΔVDL的相反极性，各自的输入端T1和T2处的电压VA和VB的差值因而被驱动至大约等于差分电压ΔVDL的两倍的幅度。这个幅度在图2中表示为nΔVDL，其中n＝2。
因此，电路100被配置为在第一操作模式中将电容组件C1和C2中的每一者充电到数据线对DL/DLB上的电压差ΔVDL，然后在第二操作模式中将电容组件C1和C2耦合到参考电压节点，以便放大输入至感测放大器110的电压VA和电压VB之间的电压差。与数据线电压差直接输入到感测放大器的方法相比，电路100因而提高了感测的裕度和速度，特别是在检测相对于内部的感测放大器偏移电压较小的数据线电压差时。
图3是根据一些实施例的电路300的示意图。电路300包括感测放大器110、数据线DL和DLB、电容组件C1和C2、开关组件S1-S6、节点N1和N2，以及参考电压节点，每个构件都于前文关于图1和图2中进行了讨论。除了开关组件S5和S6不直接耦合到相应的节点N1和N2之外，与电路100相同的组件配置如前文所述。电路300还包括电容组件C3和C4、开关组件S7-S12和节点N3-N6。
电路300包括耦合于节点N1和N3之间的开关组件S7、耦合于节点N2和N4之间的开关组件S8、耦合于数据线DL和节点N5之间的开关组件S9、耦合于数据线DLB和节点N6之间的开关组件S10、耦合于数据线DL和节点N4之间的开关组件S11、耦合于数据线DLB和节点N3之间的开关组件S12、耦合于节点N3和N5之间的电容组件C3以及耦合于节点N4和N6之间的电容组件C4。开关组件S5耦合于节点N5和参考电压节点之间，并且开关组件S6耦合于节点N6和参考电压节点之间。
开关组件S9和S12以及耦合于开关组件S9和S12之间的电容组件C3，配置为耦合于数据线DL和DLB之间的组件串行，其中节点N3和N5对应于电容组件C3的两个端子。
开关组件S10和S11以及耦合于开关组件S10和S11之间的电容组件C4，配置为耦合于数据线DL和DLB之间的组件串行，其中节点N4和N6对应于电容组件C4的两个端子。
如上文关于图1所讨论的，电路300被配置为控制开关组件S1-S6。电路300也被配置为控制开关组件S9-S12以在与开关组件S1-S4相同的时间区间内具有低电阻值路径和高电阻值路径，并且控制开关组件S7和S8以在与开关组件S5和S6相同的时间区间内具有低电阻值路径和高电阻值路径。
在第一操作模式中，电路300配置为开启开关组件S1-S4和S9-S12中的每一者，并且关闭开关组件S5-S8中的每一者，使得电容组件C1-C4的每一者通过两个低电阻值路径耦合到数据线DL和DLB的每一者，并且通过开关组件S5-S8的高电阻值路径从参考电压节点和邻近的组件串行解耦。
基于开关组件S9和S11的低电阻值路径，数据线DL上的电压VDL在对应于节点N5的电容组件C3的端子处显示为电压V5，在对应于节点N4的电容组件C4的端子处显示为电压V4。基于开关组件S10和S12的低电阻值路径，数据线DLB上的电压VDLB在对应于节点N6的电容组件C4的端子处显示为电压V6，在对应于节点N3的电容组件C3的端子处显示为电压V3。
数据线对DL/DLB上的差分电压ΔVDL由电容组件C3和C4提供，且相对于节点N1处的电压V5和节点N6处的V6具有相反的极性。
在第二操作模式中，电路300配置为关闭开关组件S1-S4和S9-S12中的每一者，因而将电容组件C1-C4中的每一者与数据线DL和DLB中的每一者解耦，以及开启每一个开关组件S5-S8，因而将节点N1到节点N3、节点N2到节点N4，以及节点N5和N6中的每一者(对应于电容组件C3和C4的端子)耦合到参考电压节点。
电容组件C1耦合于输入端T2和电容组件C3之间，电容组件C2耦合于输入端T1和电容组件C4之间，并且电容组件C3和C4的端子耦合到参考电压节点。因此，电压V1被设置为等于电压V3，电压V2被设置为等于电压V4，并且电压V5和V6中的每一者都被驱动到参考电压水平。基于电容组件C1相对于电压V1/V3、电容组件C3相对于电压V5、电容组件C2相对于电压V2/V4和电容组件C4相对于电压V6的差分电压的极性，各输入端T1和T2之间的电压VA和VB的差值因而被驱动到约等于差分电压ΔVDL的四倍大小的幅度。该幅度在图2中表示为nΔVDL的情况，其中n＝4。
在图3所示的实施例中，电路300包括总共四个耦合于数据线DL和DLB之间的组件串行，因此电压ΔVDL在感测放大器110的输入端被放大了四倍。。在一些实施例中，电路300包括除了四个之外的组件串行的数量，使得电压ΔVDL在感测放大器110的输入端被放大一个相应的系数因子，而不再是四倍，例如六倍。随着组件串行总数的增加，电路灵敏度随着电路尺寸和复杂性的增加而增加。
电路300被配置为在第一操作模式中将多个电容组件，例如电容组件C1-C4中的每一者充电到数据线对DL/DLB上产生电压差ΔVDL，然后在第二操作模式中将电容组件耦合到参考电压节点，以便放大电压VA和电压VB输入到感测放大器110之间的电压差值，因而获得前文所提及的关于电路100的优点。
图4和5分别是根据一些实施例的电路400和500的示意图。电路400和500中的每一者包括数据线DL和DLB、电容组件C1和C2、开关组件S1-S6、节点N1和N2以及参考电压节点，每一者都在前文关于图1-3中进行了说明。电路400还包括可作为感测放大器110使用的感测放大器410，而电路500包括可作为感测放大器110的感测放大器510。与电路100中相同的组件如前文所示之配置，电路400和500中的每一者包括如下所讨论的各种组件的非限制性示例。
在图4和5中描绘的实施例中，电路400和500中的每一者包括了包括PMOS晶体管的开关组件S1-S4中的每一者，包括NMOS晶体管的开关组件S5和S6中的每一者，包括NMOS晶体管的电容组件C1和C2中的每一者，以及配置为接收相同控制信号PGB的开关组件S1-S6中的每一者。电路400和500中的每一者包括了:包括电容组件C1和开关组件S2及S3的组件串行，以及包括电容组件C2和开关组件S1及S4的组件串行，该组件串行配置为根据上文关于电路100所讨论的操作模式在输入端T1和T2处产生差分电压VA/VB。除了图4和图5中描绘的那些组件串行之外，在一些实施例中，电路400或500中的一个或两个包括一个或多个组件串行(未显示)。因此根据前文关于电路300所讨论的操作模式在输入端T1和T2处产生差分电压VA/VB。
在图4所描绘的实施例中，感测放大器410包括晶体管M1-M8、配置为具有供电电压VDD的电源供应节点、输出节点Q和QB，以及参考节点电压。晶体管M1-M4是PMOS晶体管，晶体管M5-M8是NMOS晶体管。
晶体管M2和M6在电源供应节点和参考电压节点之间串联耦合，而晶体管M2和M6的漏极在输出节点QB处连接。晶体管M3和M7在电源供应和参考电压节点之间以串联耦合，而晶体管M3和M7的漏极连接于输出节点Q处。晶体管M6的栅极与输出节点Q相连接，晶体管M7的栅极与输出节点QB相连接。晶体管M3的栅极包括配置为接收电压VA的输入端T1，而晶体管M2的栅极包括配置为接收电压VB的输入端T2。
晶体管M2，M3、M6和M7被配置为锁存器电路，该锁存器电路配置为在输出节点Q和QB处产生响应于电压VA和电压VB，并且基于供电电压VDD和参考电压水平的电压。
晶体管M1耦合于供电电压节点和晶体管M2的栅极之间，晶体管M4耦合于供电电压节点和晶体管M3的栅极之间，晶体管M5耦合于输出节点QB和参考电压节点之间，晶体管M8耦合于输出节点Q和参考电压节点之间。晶体管M5和M8的栅极配置成接收一控制信号PR，晶体管M1和M4的栅极配置成接收一与控制信号PR互补(反相)的控制信号PRB。
晶体管M1、M4、M5和M8被配置为执行初始化操作，其中晶体管M1、M4、M5和M8中的每一者都被导通(开启)，因而使得电压VA和电压VB中的每一者具有供电电压VDD的值，并且输出节点Q和QB的每一者都具有有参考电压水平。
在图5所示的实施例中，感测放大器510包括晶体管M1-M8、电源供应节点、输出节点Q和QB，以及参考电压节点。与感测放大器410相比，感测放大器510包括与晶体管M6的栅极和输出节点Q连接的晶体管M2的栅极，以及与晶体管M7的栅极和输出节点QB连接的晶体管M3的栅极。输出节点Q包括配置为接收电压VA的输入端T1，输出节点QB包括配置为接收电压VB的输入端T2。
晶体管对M2/M6和M3/M7被配置为交叉耦合的反相器，且设置为锁存器电路，以在输出节点Q和QB处产生响应于电压VA和电压VB，并且基于供电电压VDD和参考电压水平的电压。
晶体管M1、M4、M5和M8被配置为执行上面关于图4所讨论的初始化操作。
通过上面所讨论的配置，电路400和500中的每一者都能够根据前文所讨论的读取操作来执行，因而能够实现前文讨论的关于电路100和300的好处。
图6是根据一个或多个实施例的操作感测放大器电路的方法600的流程图。方法600可用于感测放大器电路，例如上面关于图1-5所讨论的电路100或300-500。
图6中方法600的操作的顺序仅用于说明；方法600的操作能够以与图6中描述的不同顺序来执行。在一些实施例中，除了图6中描绘的那些操作之外，还在图6中描绘的操作之前、之间、期间和/或之后执行。在一些实施例中，方法600的操作是操作内存电路的一部分，例如RAM、SRAM或DRAM数组。
在操作610，在一些实施例中，内存电路的感测放大器被初始化。初始化感测放大器包括将一个或多个节点和/或端子上的一个或多个电压设置为一个或多个预定的电压水平。
在一些实施例中，初始化感测放大器包括将两个差分输入端中的每一者设置为相同的电压水平。在一些实施例中，将两个差分输入端中的每一者设置为相同的电压水平包括将感测放大器110的输入端T1和T2设置为相同的电压水平，如前文关于图1-3的讨论。在一些实施例中，将两个差分输入端中的每一者设置为相同的电压水平包括将感测放大器410或510的输入端T1和T2设置为供电电压VDD，如上文关于图4和5的讨论。
在操作620，在第一操作模式中，第一电容组件和第二电容组件的第一端子和第二端子耦合到第一数据线和第二数据线。在一些实施例中，将第一电容组件和第二电容组件的第一端子和第二端子耦合到第一数据线和第二数据线包括将电容组件C1和C2的端子耦合到数据线DL和DLB，如上文关于图1-5的讨论。
将第一电容组件和第二电容组件的第一端子和第二端子耦合至第一数据线和第二数据线包括第一电容组件和第二电容组件的第二端子，包括感测放大器的第一输入端和第二输入端，例如上文关于图1-3讨论的感测放大器110的输入端T1和T2。
将第一电容组件和第二电容组件的第一端子和第二端子耦合到第一数据线和第二数据线，包括开启耦合于第一电容组件和第二电容组件与数据线之间的开关组件，例如上文关于图1-5讨论的开关S1-S4。
在一些实施例中，将第一电容组件和第二电容组件中的第一端子和第二端子耦合到第一数据线和第二数据线响应于控制信号的第一逻辑水平，例如上文关于图4和5所讨论的控制信号PGB。
在一些实施例中，将第一电容组件和第二电容组件中的第一端子和第二端子耦合到第一数据线和第二数据线包括将第三电容组件和第四电容组件中的第一端子和第二端子耦合到第一数据线和第二数据线。在一些实施例中，将第三电容组件和第四电容组件的第一端子和第二端子耦合到第一数据线和第二数据线包括将电容组件C3和C4的端子耦合到数据线DL和DLB，如上文关于图3所讨论。
在操作630，在第二操作模式中，第一电容组件和第二电容组件中的每一者的第一端子和第二端子与第一数据线和第二数据线中的每一者解耦，第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点，而感测放大器用于确定第一数据线和第二数据线之间的电压差。
在一些实施例中，将第一电容组件和第二电容组件的第一端子和第二端子从第一数据线和第二数据线解耦包括将电容组件C1和C2的端子与数据线DL和DLB解耦，如上文关于图1-5所讨论。
将第一电容组件和第二电容组件中的每一者的第一端子和第二端子与第一数据线和第二数据线中的每一者解耦包括关闭耦合于第一电容组件和第二电容组件与数据线之间的开关组件，例如上面关于图1-5所讨论的开关S1-S4。
在一些实施例中，将第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点包括将电容组件C1和C2的端子耦合到参考电压节点，如图1-5的讨论。
将第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点包括开启开关组件，例如上文关于图1-5讨论的开关组件S5和S6。
在一些实施例中，将第一电容组件和第二电容组件的第一端子和第二端子与第一数据线和第二数据线解耦，并将第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点是响应于控制信号的第二逻辑水平，例如上文关于图4和图5所讨论的控制信号PGB。
在一些实施例中，将第一电容组件和第二电容组件的第一端子和第二端子与第一数据线和第二数据线解耦包括将第三电容组件和第四电容组件中的每一者的第一端子和第二端子与第一数据线和第二数据线中的每一者解耦。将第一电容组件的第一端子耦合到参考电压节点包括通过第三电容组件将第一电容组件的第一端子电容性地耦合到参考电压节点，并且将第二电容组件的第一端子耦合到参考电压节点包括通过第四电容组件将第二电容组件的第一端子电容性地耦合到参考电压节点。
在一些实施例中，将第一电容组件和第二电容组件的第一端子和第二端子与第一数据线和第二数据线解耦包括将电容组件C3和C4中的每个端子从数据线DL和DLB中的每一者解耦，通过电容组件C3将第一电容组件C1的端子电容性地耦合到参考电压，并且如上面关于图3所讨论的通过电容组件C4将电容组件C2的端子电容性地耦合到参考电压节点。
在一些实施例中，使用感测放大器来确定第一数据线和第二数据线之间的电压差包括使用感测放大器110来确定数据线DL和DLB上的差分电压ΔVDL，如上文关于图1-3的讨论。
在一些实施例中，使用感测放大器来确定第一数据线和第二数据线之间的电压差包括基于第一输入端处的第一电压，包括第一PMOS晶体管的栅极，以及第二输入端处的第二电压，包括第二PMOS晶体管的栅极，例如，使用感测放大器410执行锁存器操作，如上面关于图4所讨论的。
在一些实施例中，使用感测放大器来确定第一数据线和第二数据线之间的电压差包括基于包括感测放大器的第一节点的第一输入端处的第一电压和包括感测放大器的第二节点的第二输入端处的第二电压执行锁存器操作，例如，使用感测放大器510执行锁存器操作，如前文关于图5的讨论。
通过执行方法600的部分或全部操作，感测放大器电路读取操作包括对耦合于数据线对和电压感测放大器的差分输入端之间的电容组件进行充电，然后将电容组件耦合到参考电压节点，以放大输入至感测放大器的电压差，因而获得如前文所讨论的关于电路100和300-500的好处。
在一些实施例中，电路包括参考电压节点、第一数据线和第二数据线，包括第一输入端和第二输入端的感测放大器，耦合于第一数据线和第一输入端之间的第一开关组件，耦合于第二数据线和第二输入端之间的第二开关组件，耦合于第一数据线和第一节点之间的第三开关组件，耦合于第二数据线和第二节点之间的第四开关组件，耦合于第一节点和参考电压节点之间的第五开关组件，耦合于第二节点和参考电压节点之间的第六开关组件，耦合于第一节点和第二输入端之间的第一电容组件以及耦合于第二节点和第一输入端的第二电容组件。电路配置为，在第一操作模式中，开启第一开关组件到第四开关组件中的每一者，并关闭第五开关组件和第六开关组件的每一者，以及在第二操作模式中，关闭第一开关组件到第四开关组件中的每一者，并开启第五开关组件和第六开关组件中的每一者。在一些实施例中，所述第一电容组件和所述第二电容组件中的每一者都包括配置为电容的n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，所述第一开关组件至所述第六开关组件中的每一者包括配置为接收相同控制信号的栅极。在一些实施例中，所述第一开关组件到所述第四开关组件中的每一者都包括一个p型金属氧化物半导体晶体管，并且所述第五开关组件和所述第六开关组件中的每一者都包括一个n型金属氧化物半导体晶体管。在一些实施例中，所述参考电压节点被配置为具有接地的电压水平。在一些实施例中，所述感测放大器包括一个锁存器电路，其中所述锁存器电路包括：第一p型金属氧化物半导体(PMOS)晶体管和第二p型金属氧化物半导体(PMOS)晶体管；所述第一PMOS晶体管的栅极，包括所述第一输入端；以及所述第二PMOS晶体管的栅极，包括所述第二输入端。在一些实施例中，所述感测放大器包括由第一锁存器节点和第二锁存器节点所组成的锁存器电路，所述第一锁存器节点包括所述第一输入端，并且所述第二锁存器节点包括所述第二输入端。在一些实施例中，所述电路，更包括：第七开关组件，耦合于所述第一节点和第三节点之间；第八开关组件，耦合于所述第二节点和第四节点之间；第九开关组件，耦合于所述第一数据线和第五节点之间；第十开关组件，耦合于所述第二数据线和第六节点之间；第十一开关组件，耦合于所述第一数据线和所述第四节点之间；第十二开关组件，耦合于所述第二数据线和所述第三节点之间；第三电容组件，耦合于所述第三节点和所述第五节点之间；以及第四电容组件，耦合于所述第四节点和所述第六节点之间，其中所述第五开关组件耦合于所述第五节点和所述参考电压节点之间，所述第六开关组件耦合于所述第六节点和所述参考电压节点之间，并且所述电路被配置为在所述第一操作模式中开启所述第七开关组件到所述第十二开关组件中的每一者，并且在所述第二操作模式中关闭所述第七开关组件到所述第十二开关组件中的每一者。
在一些实施例中，电路包括接地节点、第一数据线和第二数据线，耦合于第一数据线和第二数据线之间的第一组件串行，其中第一组件串行包括耦合于第一开关组件和第二开关组件之间的第一NMOS电容，耦合于第一数据线和第二数据线之间的第二组件串行，其中第二组件串行包括耦合于第三开关组件和第四开关组件之间的第二NMOS电容，一感测放大器包括一个耦合到第一NMOS电容的第一端子的第一输入端和一个耦合到第二NMOS电容的第一端子的第二输入端，一耦合于第一NMOS电容的第二端子和接地节点之间的第一NMOS晶体管，以及耦合于第二NMOS电容的第二端子和接地节点之间的第二NMOS晶体管。电路被配置为，在读取操作的第一部分中，关闭第一开关组件到第四开关组件中的每一者，并开启第一NMOS晶体管和第二NMOS晶体管中的每一者，并且在读取操作的第二部分中，打开第一开关组件到第四开关组件中的每一者并关闭第一NMOS晶体管和第二NMOS晶体管中的每一者。在一些实施例中，所述第一开关组件至所述第四开关组件中的每一者包括p型金属氧化物半导体(PMOS)晶体管。在一些实施例中，其中每一个所述PMOS以及所述第一NMOS晶体管和所述第二NMOS晶体管包括被配置为接收相同控制信号的栅极。在一些实施例中，其中所述感测放大器包括：第一p型金属氧化物半导体(PMOS)晶体管，在电源供应节点和所述接地节点之间与第三NMOS晶体管串联耦合；以及第二PMOS晶体管，在所述电源供应节点和所述接地节点之间与第四NMOS晶体管串联耦合，其中所述第一PMOS晶体管的栅极，包括所述第一输入端，以及所述第二PMOS晶体管的栅极，包括所述第二输入端。在一些实施例中，所述感测放大器包括交叉耦合的第一反相器和第二反相器，所述第一反相器的输入端包括所述第一输入端，并且所述第二反相器的输入端包含所述第二输入端。在一些实施例中，所述电路，更包括：第三组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第三组件串行包括耦合于第五开关组件和第六开关组件之间的第三NMOS电容；第四组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第四组件串行包括耦合于第七开关组件和第八开关组件之间的第四NMOS电容；第九开关组件，耦合于所述第一NMOS电容的所述第二端子和所述第三NMOS电容的第一端子之间；以及第十开关组件，耦合于所述第二NMOS电容的所述第二端子和所述第四NMOS电容的第一端子之间，其中所述第一NMOS晶体管耦合于所述第三NMOS电容的第二端子和所述接地节点之间，所述第二NMOS晶体管耦合于所述第四NMOS电容的第二端子和所述接地节点之间，并且所述电路被配置为在读取操作的第一部分中关闭所述第五开关组件到所述第十开关组件的中的每一者，并且在读取操作的第二部分中开启所述第五开关组件到所述第十开关组件中的每一者。
在一些实施例中，一个操作感测放大器电路的方法包括，在第一操作模式中，将第一电容组件的第一端子和第二端子分别耦合到第一数据线和第二数据线，其中第一电容组件的第二端子包括感测放大器的第一输入端，将第二电容组件的第一端子和第二端子分别耦合到第二数据线和第一数据线，其中第二电容组件的第二端子包括感测放大器的第二输入端，以及在第二操作模式中，将第一电容组件和第二电容组件中的每一者的第一端子和第二端子与第一数据线和第二数据线中的每一者解耦，将第一电容组件和第二电容组件中的每一者的第一端子耦合到参考电压节点，并使用感测放大器来检测第一数据线和第二数据线之间的电压差。在一些实施例中，其中在所述第一操作模式中，耦合所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述第二端子响应于控制信号的第一逻辑水平，并且在所述第二操作模式中，将所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述第二端子与所述第一数据线和第二数据线中的每一者解耦，并将所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述参考电压节点耦合，以响应于所述控制信号的第二逻辑水平。在一些实施例中，将所述第一电容组件的所述第一端子耦合到所述参考电压节点，以及将所述第二电容组件的所述第一端子耦合到所述参考电压节点中的每一者，都包括开启一n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，使用所述感测放大器包括根据所述第一输入端的第一电压以及所述第二输入端的第二电压执行锁存操作，其中所述第一输入端包括第一p型金属氧化物半导体(PMOS)晶体管的栅极。在一些实施例中，使用所述感测放大器包括根据在包括所述感测放大器的第一节点的所述第一输入端的第一电压，以及在包括所述感测放大器的第二节点的所述第二输入端的第二电压执行锁存操作。在一些实施例中，所述方法，更包括：在所述第一操作模式中，将第三电容组件和第四电容组件的每一个各自的所述第一端子和所述第二端子与所述第一数据线和第二数据线耦合；以及在所述第二操作模式中，将所述第三电容组件和所述第四电容组件的每一个各自的所述第一端子和所述第二端子与所述第一数据线和所述第二数据线解耦，其中所述第一电容组件的所述第一端子与所述参考电压节点的所述耦合包括通过所述第三电容组件将所述第一电容组件的所述第一端子电容性耦合到所述参考电压节点，并且所述第二电容组件的所述第一端子与所述参考电压节点的所述耦合包括通过所述第四电容组件将所述第二电容组件的所述第一端子电容性耦合到所述参考电压节点。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。
[符号的说明]
100、300、300-500、400、500：电路
110、410、510：感测放大器
600：方法
610、620、630：操作
C1～C4：电容组件
CP、PGB、PR、PRB：控制信号
DL、DLB：数据线
M1～M8：晶体管
N1～N6：节点
Q、QB：输出节点
S1～S12：开关组件
T1、T2：输入端
V1～V6、VA、VB、VDL、VDLB：电压
VDD：供电电压
ΔVDL：差分电压值

Claims (10)

1.一种感测电路，包括：
参考电压节点；
第一数据线和第二数据线；
感测放大器，包括第一输入端和第二输入端；
第一开关组件，耦合于所述第一数据线和所述第一输入端之间；
第二开关组件，耦合于所述第二数据线和所述第二输入端之间；
第三开关组件，耦合于所述第一数据线和第一节点之间；
第四开关组件，耦合于所述第二数据线和第二节点之间；
第五开关组件，耦合于所述第一节点和所述参考电压节点之间；
第六开关组件，耦合于所述第二节点和所述参考电压节点之间；
第一电容组件，耦合于所述第一节点和所述第二输入端之间；以及
第二电容组件，耦合于所述第二节点和所述第一输入端之间，
其中，所述电路被配置为
在第一操作模式中，开启所述第一开关组件到所述第四开关组件中的每一者，并且关闭所述第五开关组件和所述第六开关组件中的每一者，以及
在第二操作模式中，关闭所述第一开关组件到所述第四开关组件中的每一者并且开启所述第五开关组件和所述第六开关组件中的每一者。
2.如权利要求1所述的电路，其中所述第一电容组件和所述第二电容组件中的每一者都包括配置为电容的n型金属氧化物半导体(NMOS)晶体管。
3.如权利要求1所述的电路，其中，所述第一开关组件至所述第六开关组件中的每一者包括配置为接收相同控制信号的栅极。
4.如权利要求3的所述电路，其中所述第一开关组件到所述第四开关组件中的每一者都包括一个p型金属氧化物半导体晶体管，并且所述第五开关组件和所述第六开关组件中的每一者都包括一个n型金属氧化物半导体晶体管。
5.如权利要求1的所述电路，更包括：
第七开关组件，耦合于所述第一节点和第三节点之间；
第八开关组件，耦合于所述第二节点和第四节点之间；
第九开关组件，耦合于所述第一数据线和第五节点之间；
第十开关组件，耦合于所述第二数据线和第六节点之间；
第十一开关组件，耦合于所述第一数据线和所述第四节点之间；
第十二开关组件，耦合于所述第二数据线和所述第三节点之间；
第三电容组件，耦合于所述第三节点和所述第五节点之间；以及
第四电容组件，耦合于所述第四节点和所述第六节点之间，
其中
所述第五开关组件耦合于所述第五节点和所述参考电压节点之间，
所述第六开关组件耦合于所述第六节点和所述参考电压节点之间，并且
所述电路被配置为在所述第一操作模式中开启所述第七开关组件到所述第十二开关组件中的每一者，并且在所述第二操作模式中关闭所述第七开关组件到所述第十二开关组件中的每一者。
6.一种感测电路包括：
一个接地节点；
第一数据线和第二数据线；
第一组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第一组件串行包括耦合于第一开关组件和第二开关组件之间的第一n型金属氧化物半导体(NMOS)电容；
第二组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第二组件串行包括耦合于第三开关组件和第四开关组件之间的第二NMOS电容；
感测放大器，包括一个与所述第一NMOS电容的第一端子耦合的第一输入端和一个与所述第二NMOS电容的第一端子耦合的第二输入端；
第一NMOS晶体管，耦合于所述第一NMOS电容的第二端子和所述接地节点之间；以及
第二NMOS晶体管，耦合于所述第二NMOS电容的第二端子和所述接地节点之间，
其中所述电路配置为
在读取操作的第一部分，关闭所述第一开关组件到所述第四开关组件中的每一者，并开启所述第一NMOS晶体管和所述第二NMOS晶体管中的每一者，并且
在所述读取操作的第二部分，开启所述第一开关组件到所述第四开关组件，并关闭所述第一NMOS晶体管和所述第二NMOS晶体管。
7.如权利要求6的所述电路，更包括：
第三组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第三组件串行包括耦合于第五开关组件和第六开关组件之间的第三NMOS电容；
第四组件串行，耦合于所述第一数据线和所述第二数据线之间，其中所述第四组件串行包括耦合于第七开关组件和第八开关组件之间的第四NMOS电容；
第九开关组件，耦合于所述第一NMOS电容的所述第二端子和所述第三NMOS电容的第一端子之间；以及
第十开关组件，耦合于所述第二NMOS电容的所述第二端子和所述第四NMOS电容的第一端子之间，其中
所述第一NMOS晶体管耦合于所述第三NMOS电容的第二端子和所述接地节点之间，所述第二NMOS晶体管耦合于所述第四NMOS电容的第二端子和所述接地节点之间，并且所述电路被配置为在读取操作的第一部分中关闭所述第五开关组件到所述第十开关组件的中的每一者，并且在读取操作的第二部分中开启所述第五开关组件到所述第十开关组件中的每一者。
8.一种感测电路的操作方法，所述方法包括：
在第一操作模式中：
将第一电容组件的第一端子和第二端子分别与第一数据线和第二数据线耦合，其中所述第一电容组件的所述第二端子包括感测放大器的第一输入端；
将第二电容组件的第一端子和第二端子分别与所述第二数据线和第一数据线耦合，其中所述第二电容组件的所述第二端子包括所述感测放大器的第二输入端；以及
在第二操作模式中：
将所述第一电容组件和所述第二电容组件中各自的所述第一端子和所述第二端子与所述第一数据线和所述第二数据线解耦；
将所述第一电容组件和所述第二电容组件中各自的所述第一端子都耦合至参考电压节点；以及
使用所述感测放大器检测所述第一数据线和第二数据线之间的电
压差。
9.如权利要求8的所述方法，其中在所述第一操作模式中，耦合所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述第二端子响应于控制信号的第一逻辑水平，并且在所述第二操作模式中，将所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述第二端子与所述第一数据线和第二数据线中的每一者解耦，并将所述第一电容组件和所述第二电容组件中的每一者的所述第一端子和所述参考电压节点耦合，以响应于所述控制信号的第二逻辑水平。
10.如权利要求8的所述方法，更包括：
在所述第一操作模式中，将第三电容组件和第四电容组件的每一个各自的所述第一端子和所述第二端子与所述第一数据线和第二数据线耦合；以及
在所述第二操作模式中，将所述第三电容组件和所述第四电容组件的每一个各自的所述第一端子和所述第二端子与所述第一数据线和所述第二数据线解耦，其中
所述第一电容组件的所述第一端子与所述参考电压节点的所述耦合包括通过所述第三电容组件将所述第一电容组件的所述第一端子电容性耦合到所述参考电压节点，并且
所述第二电容组件的所述第一端子与所述参考电压节点的所述耦合包括通过所述第四电容组件将所述第二电容组件的所述第一端子电容性耦合到所述参考电压节点。
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