CN116192112A - 半导体装置 - Google Patents

Abstract

实施方式提供高品质的半导体装置。实施方式的半导体装置包含串联连接在输入端与输出端之间的多个晶体管。所述多个晶体管包含：第一晶体管，具有用于所述串联连接的第一端及第二端；以及第二晶体管，具有用于所述串联连接的第三端及第四端、第一栅极以及第一基体。所述第三端与所述第二端连接。所述半导体装置包含串联连接于所述第一基体与所述第一端之间的第三晶体管及第1二极管。所述第三晶体管具有与所述第一栅极连接的第二栅极。所述第1二极管的阳极设置于所述第一基体以及所述第一端中的所述第一基体侧，所述第1二极管的阴极设置于所述第一基体以及所述第一端中的所述第一端侧。

Description

半导体装置

相关申请

本申请享受以日本专利申请2021-193171号(申请日：2021年11月29日)及日本专利申请2022-103787号(申请日：2022年06月28日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础的所有内容。

技术领域

实施方式涉及半导体装置。

背景技术

已知有在便携终端等中使用的开关电路。

发明内容

实施方式提供高品质的半导体装置。

实施方式的半导体装置，包含输入端及输出端、以及串联连接于所述输入端及所述输出端之间的多个晶体管，所述多个晶体管包含：第一晶体管，具有用于所述串联连接的第一端及第二端；以及第二晶体管，具有用于所述串联连接的第三端及第四端、第一栅极以及第一基体，所述第三端与所述第二端连接，所述半导体装置还包含串联连接于所述第一基体以及所述第一端之间的第三晶体管及第1二极管，所述第三晶体管具有与所述第一栅极连接的第二栅极，所述第1二极管的阳极设置于所述第一基体以及所述第一端中的所述第一基体侧，所述第1二极管的阴极设置于所述第一基体以及所述第一端中的所述第一端侧。

附图说明

图1是表示包含第一实施方式所涉及的开关电路的无线装置的结构的一例的框图。

图2是表示第一实施方式所涉及的开关电路的电路结构的一例的图。

图3是用于说明第一实施方式所涉及的开关电路的某个晶体管的结构的图。

图4是用于说明在第一实施方式所涉及的开关电路处于断开状态期间流过该开关电路的各种电流的图。

图5是用于说明向第一实施方式所涉及的开关电路输入第一高频信号的情况下的该开关电路的动作的图。

图6是用于说明向第一实施方式所涉及的开关电路输入第二高频信号的情况下的该开关电路的动作的图。

图7是用于说明向第一实施方式所涉及的开关电路输入第三高频信号的情况下的该开关电路的动作的图。

图8是表示向第一实施方式所涉及的开关电路输入高频信号的情况下的、表示该高频信号的高频电力与某个晶体管的第一端及基体(body)各自的偏置电压之间的关系的曲线图的一例的图。

图9是表示向第一实施方式所涉及的开关电路输入高频信号的情况下的、表示该高频信号的高频电力与因反馈电路的影响而产生的三次畸变的电力之间的关系的曲线图的一例的图。

图10是用于说明第一实施方式所涉及的开关电路的电路结构的其他例子的图。

图11是表示第二实施方式所涉及的开关电路的电路结构的一例的图。

图12是表示第三实施方式所涉及的开关电路的电路结构的一例的图。

图13是用于说明在第三实施方式所涉及的开关电路中输入第三高频信号的情况下的该开关电路的动作的图。

图14是表示第四实施方式所涉及的开关电路的电路结构的一例的图。

图15是表示第五实施方式所涉及的开关电路的电路结构的一例的图。

图16是表示第六实施方式所涉及的开关电路的电路结构的一例的图。

具体实施方式

以下，参照附图对实施方式进行说明。在以下的说明中，对具有相同的功能以及结构的结构要素标注共通的参照附图标记。在对具有共通的参照附图标记的多个结构要素进行区分的情况下，对该共通的参照附图标记标注后缀来进行区分。在不需要特别区分多个结构要素的情况下，对于该多个结构要素，仅标注共通的参照附图标记，不附加后缀。

能够通过将硬件及软件中的任一个或两者组合而实现各功能块。另外，各功能块并不必须如以下说明那样加以区分。例如，一部分功能也可以通过与例示的功能块不同的功能块来执行。进而，例示的功能块也可分割为更细的功能子块。另外，以下的说明中的各功能块以及各结构要素的名称是方便的名称，并不限定各功能块以及各结构要素的结构以及动作。

<第一实施方式>

以下，对第一实施方式的半导体装置进行说明。以下，也将该半导体装置称为开关电路1。

[结构例]

(1)无线装置

图1是表示包含第一实施方式所涉及的开关电路1的无线装置WD的结构的一例的框图。无线装置WD例如是智能手机、功能手机、便携终端(例如平板终端)、个人计算机、游戏设备、路由器、以及基站等。无线装置WD利用LTE(注册商标)(Long Term Evolution：长期演进，LTE)和/或Wifi等通信标准来进行信号的发送接收。关于图1所示的参照附图标记1a、1b、1c、1d及1e，在后续的实施方式的说明中提及。

无线装置WD除了包含开关电路1之外，还包含例如天线ANT、开关电路2、3和4、信号处理电路5及6以及控制电路7。

天线ANT接收来自其他装置(例如，基站或其他无线装置)的高频信号。天线ANT还能够从无线装置WD向其他装置发送高频信号。

控制电路7例如向开关电路1、2、3及4以及信号处理电路5及6发送控制信号CNT。关于开关电路1、2、3及4的每一个，该开关电路是处于接通状态还是处于断开状态，根据从控制电路7接收的控制信号CNT来控制该开关电路。在某个开关电路处于接通状态的期间，该开关电路能够在该开关电路的第一端与第二端之间进行信号的传递。另一方面，在某个开关电路处于断开状态的期间，该开关电路不进行该开关电路的第一端与第二端之间的信号的传递。信号处理电路5及6分别基于从控制电路7接收的控制信号CNT进行信号的处理。

开关电路1的第一端与天线ANT相连接，开关电路1的第二端与信号处理电路5相连接。开关电路1从控制电路7接收控制信号CNT1。开关电路1在基于控制信号CNT1而处于接通状态的期间，例如将无线装置WD经由天线ANT而接收到的高频信号传输至信号处理电路5。

开关电路2的第一端连接于开关电路1与信号处理电路5之间的信号路径。开关电路2的第二端例如被接地。

开关电路2从控制电路7接收控制信号CNT2。开关电路2例如在开关电路1处于断开状态的期间，基于控制信号CNT2而处于接通状态。开关电路2在处于该接通状态的期间，将开关电路1与信号处理电路5之间的信号路径的电位固定为接地电位。

信号处理电路5接收经由开关电路1传输的高频信号，并基于从控制电路7接收的控制信号CNT3，对该高频信号执行各种处理。

开关电路3的第一端与天线ANT相连接，开关电路3的第二端与信号处理电路6相连接。开关电路3从控制电路7接收例如控制信号CNT2。开关电路3在基于控制信号CNT2而处于接通状态的期间，例如将无线装置WD经由天线ANT而接收到的高频信号传输至信号处理电路6。开关电路3所传输的高频信号的频带例如与开关电路1所传输的高频信号的频带不同。开关电路1和开关电路3例如在控制电路7的控制下选择性地被设为接通状态。

开关电路4的第一端连接于开关电路3与信号处理电路6之间的信号路径。开关电路4的第二端例如被接地。开关电路4从控制电路7接收例如控制信号CNT1。开关电路4例如在开关电路3处于断开状态的期间，基于控制信号CNT1而处于接通状态。开关电路4在处于该接通状态的期间，将开关电路3与信号处理电路6之间的信号路径的电位固定为接地电位。

信号处理电路6接收经由开关电路3传输的高频信号，并基于从控制电路7接收的控制信号CNT4，对该高频信号执行各种处理。

在上述中，说明了开关电路1及3分别传输由无线装置WD从其他装置接收到的高频信号的情况。开关电路1及3不限定于此。开关电路1及3均可以传输由无线装置WD向其他装置发送的高频信号。

以下，着眼于开关电路1进行说明。

(2)开关电路

图2表示第一实施方式所涉及的开关电路1的电路结构的一例。在图2中，在各晶体管的电路记号中示出了该晶体管的某一端为漏极，另一端为源极，但根据该2个端的电位的关系，漏极和源极可以调换。在图2中，示出了各种电压VM01、VM12、VM23、VM34、VG2、VB2、VR12以及VR23，但关于这些电压，在后述的动作例的说明中提及。

开关电路1包含n个(n为自然数)晶体管M1、M2、M3、M4、M5、···、M(n-2)、M(n-1)及Mn。这些晶体管分别是例如n沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管那样的场效应晶体管(FET：Field Effect Transistor)。只要没有特别提及，在本说明书中被称为晶体管的其他结构要素也相同。在图2中，开关电路1的第一端及第二端分别表示为端子IN及端子OUT。

开关电路1还包含电阻Rg1、Rg2、Rg3、Rg4、Rg5、…、Rg(n-2)、Rg(n-1)及Rgn、以及电阻Rb1、Rb2、Rb3、Rb4、…、Rb(n-2)、Rb(n-1)及Rbn。开关电路1还包含电阻Rds(1，1)、Rds(1，2)、Rds(2，1)、Rds(2，2)、Rds(3，1)、Rds(3，2)、Rds(4，1)、Rds(4，2)、Rds(5，1)、Rds(5，2)、…、Rds(n-2，1)、Rds(n-2，2)、Rds(n-1，1)、Rds(n-1，2)、Rds(n，1)及Rds(n，2)。

电阻Rds(1，1)、Rds(1，2)、Rds(2，1)、Rds(2，2)、Rds(3，1)、Rds(3，2)、Rds(4，1)、Rds(4，2)、Rds(5，1)、Rds(5，2)、…、Rds(n-2，1)、Rds(n-2，2)、Rds(n-1，1)、Rds(n-1，2)、Rds(n，1)及Rds(n，2)的电阻值的大小例如为实质上相同的R1。以下，对这些电阻Rds的电阻值的大小实质上相同的情况进行说明。

晶体管M1、M2、M3、M4、M5、…、M(n-2)、M(n-1)及Mn串联连接在端子IN(输入)与端子OUT(输出)之间。更具体而言如下所示。晶体管M1的第一端与端子IN连接，晶体管M2的第一端与晶体管M1的第二端连接。晶体管M3的第一端与晶体管M2的第二端连接，晶体管M4的第一端与晶体管M3的第二端连接。以下，对于晶体管M4、M5、…、M(n-2)、M(n-1)及Mn的连接关系也是同样的，在晶体管Mn的第二端连接端子OUT。

在晶体管M1的栅极(以下也可以称为控制端)与晶体管M2的栅极之间连接有电阻Rg1。在晶体管M2的栅极与晶体管M3的栅极之间连接有电阻Rg2。在晶体管M3的栅极与晶体管M4的栅极之间连接有电阻Rg3。以下，关于电阻Rg4、Rg5、…、Rg(n-2)和Rg(n-1)也是同样的。在晶体管Mn的栅极上还连接有电阻Rgn的一端。电阻Rgn的另一端与供信号GB输入的节点连接。在图2中，示出了向开关电路1输入信号GB的控制端。信号GB例如是参照图1说明的控制信号CNT1。信号GB例如可以通过控制电路7而在高(H)电平与低(L)电平之间变更。在本说明书中，在使用电平这样的用语的情况下，只要没有特别说明，就是说电压的电平。

在晶体管M1的基体(以下，也称为背栅)与晶体管M2的基体之间连接电阻Rb1。在晶体管M2的基体与晶体管M3的基体之间连接电阻Rb2。在晶体管M3的基体与晶体管M4的基体之间连接电阻Rb3。以下，关于电阻Rb4、…、Rb(n-2)、Rb(n-1)也是同样的。在晶体管Mn的基体上还连接电阻Rbn的一端。电阻Rbn的另一端与供信号BB输入的节点连接。在图2中，还示出了向开关电路1输入信号BB的控制端。信号BB例如由控制电路7供给。信号BB的电压例如根据信号GB的电压而设定。

在晶体管M1的第一端连接电阻Rds(1，1)的一端，在电阻Rds(1，1)的另一端连接电阻Rds(1，2)的一端，在电阻Rds(1，2)的另一端连接晶体管M1的第二端。在晶体管M2的第一端连接电阻Rds(2，1)的一端，在电阻Rds(2，1)的另一端连接电阻Rds(2，2)的一端，在电阻Rds(2，2)的另一端连接晶体管M2的第二端。在晶体管M3的第一端连接电阻Rds(3，1)的一端，在电阻Rds(3，1)的另一端连接电阻Rds(3，2)的一端，在电阻Rds(3，2)的另一端连接晶体管M3的第二端。以下，关于电阻Rds(4，1)、Rds(4，2)、Rds(5，1)、Rds(5，2)、…、Rds(n-2，1)、Rds(n-2，2)、Rds(n-1，1)、Rds(n-1，2)、Rds(n，1)及Rds(n，2)也是同样的。

此外，电阻Rg、电阻Rb以及电阻Rds分别例如使用多晶硅来形成。

开关电路1还包含例如晶体管Tr(1，3)、Tr(1，4)、Tr(2，1)、Tr(2，2)、Tr(2，3)、Tr(2，4)、Tr(3，1)、Tr(3，2)、Tr(3，3)、Tr(3，4)、Tr(4，1)、Tr(4，2)、Tr(4，3)、Tr(4，4)、Tr(5，1)、Tr(5，2)、Tr(5，3)、Tr(5，4)、…、Tr(n-2，1)、Tr(n-2，2)、Tr(n-2，3)、Tr(n-2，4)、Tr(n-1，1)、Tr(n-1，2)、Tr(n-1，3)、Tr(n-1，4)、Tr(n，1)及Tr(n，2)，作为反馈电路的结构要素。

晶体管Tr(1，3)及Tr(1，4)与晶体管M1建立对应。

晶体管Tr(1，3)的第一端连接于晶体管M1的基体，晶体管Tr(1，3)的栅极连接于晶体管M1的栅极。晶体管Tr(1，4)的第一端和晶体管Tr(1，4)的栅极连接于晶体管Tr(1，3)的第二端。这样，在晶体管Tr(1，3)的第二端连接被进行了二极管连接的晶体管Tr(1，4)。晶体管Tr(1，4)的第二端与将电阻Rds(2，1)以及电阻Rds(2，2)连接的节点连接。

下面的说明对于整数k为2到n-1的各个情况成立。

晶体管Tr(k，1)、Tr(k，2)、Tr(k，3)及Tr(k，4)与晶体管Mk建立对应。

晶体管Tr(k，1)的第一端连接于晶体管Mk的基体，晶体管Tr(k，1)的栅极连接于晶体管Mk的栅极。晶体管Tr(k，2)的第一端和晶体管Tr(k，2)的栅极连接于晶体管Tr(k，1)的第二端。这样，在晶体管Tr(k，1)的第二端连接被进行了二极管连接的晶体管Tr(k，2)。晶体管Tr(k，2)的第二端与将电阻Rds(k-1，1)以及电阻Rds(k-1，2)连接的节点连接。

晶体管Tr(k，3)的第一端连接于晶体管Mk的基体，晶体管Tr(k，3)的栅极连接于晶体管Mk的栅极。晶体管Tr(k，4)的第一端和晶体管Tr(k，4)的栅极连接于晶体管Tr(k，3)的第二端。这样，在晶体管Tr(k，3)的第二端连接被进行了二极管连接的晶体管Tr(k，4)。晶体管Tr(k，4)的第二端与将电阻Rds(k+1，1)以及电阻Rds(k+1，2)连接的节点连接。

晶体管Tr(n，1)及Tr(n，2)与晶体管Mn建立对应。

晶体管Tr(n，1)的第一端连接于晶体管Mn的基体，晶体管Tr(n，1)的栅极连接于晶体管Mn的栅极。晶体管Tr(n，2)的第一端和晶体管Tr(n，2)的栅极连接于晶体管Tr(n，1)的第二端。这样，在晶体管Tr(n，1)的第二端连接被进行了二极管连接的晶体管Tr(n，2)。晶体管Tr(n，2)的第二端与将电阻Rds(n-1，1)以及电阻Rds(n-1，2)连接的节点连接。

在信号GB处于H电平的期间，晶体管M1、M2、M3、M4、M5、…、M(n-2)、M(n-1)及Mn分别处于接通状态，即开关电路1处于接通状态。

在信号GB处于L电平的期间，晶体管M1、M2、M3、M4、M5、…、M(n-2)、M(n-1)及Mn分别处于断开状态，即开关电路1处于断开状态。在开关电路1处于断开状态的期间，根据与上述的电阻Rds有关的连接关系，对端子IN与端子OUT之间施加的电压被分压后的电压分别施加于晶体管M1、M2、M3、M4、M5、…、M(n-2)、M(n-1)及Mn。分别施加于晶体管M1、M2、M3、M4、M5、…、M(n-2)、M(n-1)及Mn的电压实质上相同。

在晶体管M2的基体的电位(以下，也称为电压)比晶体管Tr(2，2)的第二端的电压高的情况下，在晶体管Tr(2，1)以及Tr(2，2)处于接通状态的期间，电流经由晶体管Tr(2，1)以及Tr(2，2)从该基体流出。在这样流动电流的情况下，该基体的压降。晶体管Tr(2，1)处于接通状态还是处于断开状态，基于晶体管M2的栅极的电压。这是因为晶体管Tr(2，1)的栅极连接于晶体管M2的栅极。

在晶体管M2的基体的电压比晶体管Tr(2，4)的第二端的电压高的情况下，在晶体管Tr(2，3)以及Tr(2，4)处于接通状态的期间，电流经由晶体管Tr(2，3)以及Tr(2，4)从该基体流出。在这样流动电流的情况下，该基体的电压也下降。晶体管Tr(2，3)处于接通状态还是处于断开状态，基于晶体管M2的栅极的电压。这是因为晶体管Tr(2，3)的栅极连接于晶体管M2的栅极。

在上述中，进行了关于与晶体管M2建立对应的晶体管Tr(2，1)、Tr(2，2)、Tr(2，3)以及Tr(2，4)的说明。对于其他晶体管M的每一个，也关于与该晶体管M建立对应的各种晶体管Tr成立同样的说明。

在上述中，设为例如晶体管Tr(2、2)的第二端与将电阻Rds(1、1)及电阻Rds(1、2)连接的节点连接的情况而进行了说明。在这样的连接关系中，例如，在电阻Rds(1，1)的电阻值极小的情况下，也可以解释为晶体管Tr(2，2)的第二端不经由电阻元件而与晶体管M1的第一端连接。在电阻Rds(1，1)的电阻值极小的情况下，例如，电阻Rds(1，2)的电阻值与电阻Rds(1，1)的电阻值不同。关于作为同样地连接的情况而说明过的其他晶体管Tr也相同。

在上述中，说明了如下情况：例如在从晶体管M2的基体到晶体管M1的第一端的路径中，按照晶体管Tr(2，1)、晶体管Tr(2，2)的顺序设置有具有与晶体管M2的栅极连接的栅极的晶体管Tr(2，1)、被进行了二极管连接的晶体管Tr(2，2)。但是，本实施方式不限于此。在从晶体管M2的基体到晶体管M1的第一端的路径中，晶体管Tr(2，1)和晶体管Tr(2，2)也可以以相反的顺序设置。关于作为同样地连接的情况而说明过的其他晶体管Tr也相同。

在上述中，作为开关电路1的结构要素，说明了晶体管Tr(1，4)、Tr(2，2)、Tr(2，4)、Tr(3，2)、Tr(3，4)、…、Tr(n-1，2)、Tr(n-1，4)以及Tr(n，2)这样的被进行了二极管连接的晶体管。在开关电路1中，也可以代替这样的晶体管Tr而使用由PN结所构成的二极管。对于本说明书中说明的其他的被进行了二极管连接的晶体管也相同。在本说明书中简称为“二极管”的情况下，作为该二极管，意图能够使用被进行了二极管连接的晶体管和由PN结构成的二极管中的任一个。在本说明书中，关于任意情况下的二极管，也将该二极管的电极称为阳极及阴极。

图3是用于说明第一实施方式所涉及的开关电路1的晶体管M2的结构的图。在图3中，图示了开关电路1的截面结构的一部分。以下，以晶体管M2的结构为例进行说明，但其他晶体管M也能够具有与以下说明的结构相同的结构。作为一例，对开关电路1设置在SOI(Silicon On Insulator，绝缘衬底上的硅)基板上的情况进行说明。

在半导体基板SB的上表面上设置氧化膜BOX。在氧化膜BOX的上表面上设置半导体层作为基体层BD。基体层BD例如通过掺杂硼(B)而用作p⁺杂质扩散层。源极区域SR及漏极区域DR以具有间隔的方式设置在基体层BD的表面上。源极区域SR及漏极区域DR分别通过掺杂例如磷(P)而用作n⁺杂质扩散区域。栅极电极G在源极区域SR及漏极区域DR之间隔着栅极绝缘体GI设置在基体层BD的上表面上。晶体管M2包含源极区域SR、漏极区域DR以及栅极电极G。

经由在栅极电极G的上表面上设置的接触插塞(未图示)等，形成晶体管M2的栅极与其他结构要素的连接。同样地，经由在漏极区域DR和源极区域SR的上表面上分别设置的接触插塞(未图示)等，形成晶体管M2的第一端与其他结构要素的连接、以及晶体管M2的第二端与其他结构要素的连接。

例如，在漏极区域DR的电压高于基体层BD的电压的情况下，可能产生从漏极区域DR向基体层BD流动的漏电流Ib。同样地，在源极区域SR的电压高于基体层BD的电压的情况下，可能产生从源极区域SR向基体层BD流动的漏电流Ib。

在产生这样的漏电流Ib的情况下，晶体管M2的基体的电压可能上升。通过经由与晶体管M2建立对应的各种晶体管Tr如上述那样流动电流，能够抑制该电压的上升。

[动作例]

以下，对第一实施方式所涉及的开关电路1处于断开状态的期间的开关电路1的动作例进行说明。

(1)开关电路1的动作的概要

图4是用于说明在第一实施方式所涉及的开关电路1处于断开状态的期间流过开关电路1的各种电流的图。在图4中，为了简化说明，示出了n为3的情况下的开关电路1的电路结构。以下，对n为3的情况进行说明。

在向端子IN输入某个高频信号的情况下，有时参照图3说明过的漏电流Ib分别在晶体管M1、M2以及M3中产生。

通过这样的漏电流Ib，晶体管M1、M2以及M3各自的基体的偏置电位(以下，也称为偏置电压)可能上升。更具体而言如下所示。

这样的漏电流Ib可能影响在电阻器Rb1、Rb2和Rb3各自中流动的电流。在图4中，作为一例，示出这样的漏电流Ib有助于电流从晶体管M1的基体经由电阻Rb1而流动，有助于电流从晶体管M2的基体经由电阻Rb2而流动，有助于电流从晶体管M3的基体经由电阻Rb3而流动的情况。由此，各种电阻Rb中的压降量变化。上述晶体管M1、M2以及M3各自的基体的偏置电压的上升的量根据该变化的量而变化。

进而，通过这样的漏电流Ib，晶体管M1的第二端、晶体管M2的第一端及第二端、以及晶体管M3的第一端、各自的偏置电压可能下降。更具体而言如下所示。

这样的漏电流Ib能够有助于电流从端子IN经由电阻Rds(1，1)以及Rds(1，2)向将晶体管M1的第二端与晶体管M2的第一端连接的节点流动。这样的漏电流Ib能够有助于电流从端子OUT经由电阻Rds(3、2)以及Rds(3、1)向将晶体管M2的第二端与晶体管M3的第一端连接的节点流动。由此，各种电阻Rds中的压降量变化。上述的晶体管M1的第二端、晶体管M2的第一端及第二端、以及晶体管M3的第一端、各自的偏置电压的下降的量对应于该变化的量。

在上述中，对n为3的情况进行了说明，但对于n为3以外的其他整数的情况，类似的说明也成立。即，通过由各晶体管M产生的漏电流Ib，各晶体管M的基体的偏置电压可能上升，各晶体管M的第一端及/或第二端各自的偏置电压可能下降。

在开关电路1中，经由反馈电路也可能流动以下说明的电流。以下，以经由与晶体管M2建立对应的晶体管Tr(2，1)、Tr(2，2)、Tr(2，3)以及Tr(2，4)流动的电流为例进行说明。对于其他晶体管M的每一个，关于与该晶体管M建立对应的各种晶体管Tr，成立同样的说明。

在晶体管M2的基体的电压比晶体管Tr(2，2)的第二端的电压高的情况下，如下所述。在晶体管Tr(2，1)及Tr(2，2)处于接通状态的期间，电流从该基体向该第二端流动。该电流有助于电流从该第二端经由电阻Rds(1，1)向将电阻Rds(1，1)与晶体管M1的第一端连接的节点流动。

在晶体管M2的基体的电位比晶体管Tr(2，4)的第二端的电压高的情况下，如下所述。在晶体管Tr(2，3)以及Tr(2，4)处于接通状态的期间，电流从该基体向该第二端流动。该电流有助于电流从该第二端经由电阻Rds(3、2)向将电阻Rds(3、2)和晶体管M3的第二端连接的节点流动。

在上述中，对n为3的情况进行了说明，但对于n为3以外的其他整数的情况，类似的说明也成立。通过如上所述从各晶体管M的基体经由反馈电路流动电流，各晶体管M的基体的偏置电压以上述上升被抑制的方式下降，各晶体管M的第一端及/或第二端各自的偏置电压以上述下降被抑制的方式上升。

以下，对与这样的动作关联地对端子IN输入各种高频信号的情况下的开关电路1的动作例进一步详细地进行说明。以下，与图4的说明同样，着眼于被串联连接的晶体管M1、M2、M3、…、以及Mn中的晶体管M2进行说明。

在以下的说明中，说到图2所示的各种电压VM01、VM12、VM23、VM34、VG2、VB2、VR12以及VR23。另外，设为对端子IN及端子OUT施加0伏(V)的电压作为偏置电压来进行说明。

电压VM01是晶体管M1的第一端的电压。电压VM12是晶体管M1的第二端的电压，是晶体管M2的第一端的电压。电压VM23是晶体管M2的第二端的电压，是晶体管M3的第一端的电压。电压VM34是晶体管M3的第二端的电压，是晶体管M4的第一端的电压。电压VG2是晶体管M2的栅极的电压。电压VB2是晶体管M2的基体的电位。电压VR12是将晶体管Tr(2，2)的第二端、电阻Rds(1，1)和电阻Rds(1，2)连接的节点的电压。电压VR23是将晶体管Tr(2，4)的第二端、电阻Rds(3，1)和电阻Rds(3，2)连接的节点的电压。

(2)开关电路1的第一动作例

图5是用于说明向第一实施方式所涉及的开关电路1输入第一高频信号的情况下的开关电路1的动作的图。

在图5中，示出了对端子IN输入第一高频信号的情况下的电压VM12、VM23、VG2、VB2、VR12以及VR23各自的波形的一例。横轴表示时刻。纵轴表示电压的值。作为该电压的值，出于容易参照的目的，示出与晶体管M2的第二端的电压VM23之间的电位差的值。关于在以后的说明中提到的各种电压的值以及信号波形，是这样以电压VM23为基准的波形。并且，在以后的说明中提到的电压的值都只不过是用于简化说明的一例。在以后的说明中提及的同样的附图也相同。

当向端子IN输入第一高频信号时，由与上述的电阻Rds有关的连接关系引起的分压的结果是，在图5的例子中，在各晶体管M的第一端与第二端之间施加的电压的信号成为2V的振幅的高频信号。此时，电压VM12的信号是2V的振幅的高频信号。另外，电压VR12的信号是3V的振幅的高频信号，电压VR23的信号是1V的振幅的高频信号。它们分别基于由电阻Rds(1，1)和Rds(1，2)引起的分压、以及由电阻Rds(3，1)和Rds(3，2)引起的分压。电压VR12的信号与电压VM12的信号实质上为相同相位，电压VR23的信号与电压VM12的信号实质上为相反相位。

在图5的例子中，信号GB的L电平的电压为-3V。因此，电压VG2的信号成为在作为偏置电压的该-3V的电压的信号上重叠有1V的振幅的高频信号的信号。电压VG2的信号与电压VM12的信号实质上为相同相位。它们例如基于在晶体管M2的栅极与第一端之间、以及晶体管M2的栅极与第二端之间分别产生的寄生电容。

在图5的例子中，信号BB的电压也为-3V。因此，电压VB2的信号成为在作为偏置电压的该-3V的电压上重叠有1V的振幅的高频信号的信号。电压VB2的信号与电压VM12的信号实质上为相同相位。它们例如基于在晶体管M2的基体与第一端之间、以及晶体管M2的基体与第二端之间分别产生的寄生电容。

电流是否经由与晶体管M2建立对应的晶体管Tr(2，1)及Tr(2，2)从晶体管M2的基体流出，例如基于电压VB2、电压VR12及电压VG2。电流是否经由与晶体管M2建立对应的晶体管Tr(2、3)及Tr(2、4)从晶体管M2的基体流出，例如基于电压VB2、电压VR23及电压VG2。

关于某个时刻T00及时刻T01的每一个，说明这样的电流是否从该基体流出。时刻T00是电压VM12的值成为极大的时刻，时刻T01是电压VM12的值成为极小的时刻。

在时刻T00，电压VB2及电压VG2为-2V，电压VR12为3V，电压VR23为-1V。此时，由于电压VB2低于电压VR23，因此电流不会经由晶体管Tr(2、3)及Tr(2、4)从该基体流出。同样地，电流不会经由晶体管Tr(2，1)及Tr(2，2)从该基体流出。

在时刻T01，电压VB2及电压VG2为-4V，电压VR12为-3V，电压VR23为1V。此时，由于电压VB2低于电压VR12，因此电流不经由晶体管Tr(2，1)和Tr(2，2)从该基体流出。同样地，电流不经由晶体管Tr(2、3)及Tr(2、4)从该基体流出。

这样，在图5的例子中，电压VB2低于电压VR23及电压VR12，因此，电流不从该基体流出。

(3)开关电路1的第二动作例

图6是用于说明向第一实施方式所涉及的开关电路1输入第二高频信号的情况下的开关电路1的动作的图。在图6中，示出了向端子IN输入第二高频信号的情况下的电压VM12、VM23、VG2、VB2、VR12以及VR23各自的波形的一例。横轴表示时刻。纵轴表示电压的值。

若向端子IN输入第二高频信号，则由与上述的电阻Rds有关的连接关系引起的分压的结果是，在图6的例子中，对各晶体管M的第一端与第二端之间施加的电压的信号成为3V的振幅的高频信号。此时，电压VM12的信号是3V的振幅的高频信号，电压VR12的信号是4.5V的振幅的高频信号，电压VR23的信号是1.5V的振幅的高频信号。电压VR12的信号与电压VM12的信号实质上为相同相位，电压VR23的信号与电压VM12的信号实质上为相反相位。

在图6的例子中，信号GB的L电平的电压为-3V。因此，电压VG2的信号为在作为偏置电压的该-3V的电压的信号上重叠1.5V的振幅的高频信号的信号。电压VG2的信号与电压VM12的信号实质上为相同相位。

第二高频信号的振幅大于第一高频信号的振幅，在图6的例子中，在晶体管M2中产生漏电流Ib。通过该漏电流Ib，如参照图4所说明的那样，晶体管M2的基体的偏置电压上升。因此，虽然信号BB的电压也为-3V，但电压VB2的信号成为在作为偏置电压的、从该-3V上升后的-2V的电压的信号上，重叠1.5V的振幅的高频信号的信号。电压VB2的信号与电压VM12的信号实质上为相同相位。另外，在图6的例子中，出于简化说明的目的，假设不存在参照图4说明过的晶体管M1的第二端、晶体管M2的第一端及第二端、以及晶体管M3的第一端、各自的电压的下降。

关于某个时刻T10和时刻T11，说明电流是否分别经由晶体管Tr(2，1)和Tr(2，2)、或者经由晶体管Tr(2，3)和Tr(2，4)而从晶体管M2的基体流出。时刻T10是电压VM12的值成为极大的时刻，时刻T11是电压VM12的值成为极小的时刻。

在时刻T10，电压VB2为-0.5V，电压VG2为-1.5V，电压VR12为4.5V，电压VR23为-1.5V。此时，电压VB2高于电压VR23，但电流不经由晶体管Tr(2、3)及Tr(2、4)从该基体流出。这是由于，电压VG2不处于使晶体管Tr(2、3)成为接通状态的程度的高度，晶体管Tr(2、3)处于断开状态。另外，与图5的例子同样地，电压VB2低于电压VR12，因此电流不经由晶体管Tr(2、1)及Tr(2、2)从该基体流出。

在时刻T11，电压VB2为-3.5V，电压VG2为-4.5V，电压VR12为-4.5V，电压VR23为1.5V。此时，电压VB2高于电压VR12，但电流不经由晶体管Tr(2，1)及Tr(2，2)从该基体流出。这是因为，电压VG2不处于使晶体管Tr(2，1)成为接通状态的程度的高度，晶体管Tr(2，1)处于断开状态。另外，与图5的例子同样地，由于电压VB2低于电压VR23，因此电流不经由晶体管Tr(2、3)及Tr(2、4)从该基体流出。

这样，在图6的例子中，即使电压VB2高于电压VR23，晶体管Tr(2，3)也处于断开状态，即使电压VB2高于电压VR12，晶体管Tr(2，1)也处于断开状态。因此，电流不从该基体流出。

(4)开关电路1的第三动作例

图7是用于说明向第一实施方式所涉及的开关电路1输入第三高频信号的情况下的开关电路1的动作的图。在图7中，示出了在向端子IN输入第三高频信号的情况下的电压VM01、VM12、VM23、VM34、VG2、VB2、VR12以及VR23各自的波形的一例。横轴表示时刻。纵轴表示电压的值。

当向端子IN输入第三高频信号时，由与上述的电阻Rds有关的连接关系引起的分压的结果是，在图7的例子中，对各晶体管M的第一端与第二端之间施加的电压的信号成为4V的振幅的高频信号。此时，电压VM01的信号是8V的振幅的高频信号，电压VM12的信号是4V的振幅的高频信号，电压VM34的信号是4V的振幅的高频信号，电压VR12的信号是6V的振幅的高频信号，电压VR23的信号是2V的振幅的高频信号。电压VM01的信号、电压VM12的信号和电压VR12的信号实质上为相同相位。电压VM34的信号以及电压VR23的信号与电压VM12的信号实质上为相反相位。

在图7的例子中，信号GB的L电平的电压为-3V。因此，电压VG2的信号成为在作为偏置电压的该-3V的电压的信号上重叠了2V的振幅的高频信号的信号。电压VG2的信号与电压VM12的信号实质上为相同相位。

在图7的例子中，信号BB的电压也为-3V。因此，电压VB2的信号成为在作为偏置电压的该-3V的电压上重叠了2V的振幅的高频信号的信号。电压VB2的信号与电压VM12的信号实质上为相同相位。

关于某个时刻T20以及时刻T21，说明电流是否分别经由晶体管Tr(2，1)以及Tr(2，2)、或者经由晶体管Tr(2，3)以及Tr(2，4)而从晶体管M2的基体流出。时刻T20是电压VM12的值成为极大的时刻，时刻T21是电压VM12的值成为极小的时刻。

在时刻T20，电压VB2及电压VG2为-1V，电压VR12为6V，电压VR23为-2V。此时，电压VB2比电压VR23高，电压VG2是足以使晶体管Tr(2、3)成为接通状态的高度。因此，晶体管Tr(2，3)以及晶体管Tr(2，4)处于接通状态，电流经由晶体管Tr(2，3)以及Tr(2，4)从该基体流出。该电流从晶体管Tr(2，4)的第二端向将晶体管M3的第二端与晶体管M4的第一端连接的节点流动。这是因为电压VR23高于电压VM34。这样，电流流动会导致该基体的偏置电压的下降。另一方面，与图5的例子同样地，由于电压VB2低于电压VR12，因此电流不经由晶体管Tr(2、1)及Tr(2、2)从该基体流出。

在时刻T21，电压VB2及电压VG2为-5V，电压VR12为-6V，电压VR23为2V。此时，电压VB2比电压VR12高，电压VG2是足以使晶体管Tr(2、1)成为接通状态的高度。因此，晶体管Tr(2，1)以及晶体管Tr(2，2)处于接通状态，电流经由晶体管Tr(2，1)以及Tr(2，2)从该基体流出。该电流从晶体管Tr(2，2)的第二端向将该第二端与晶体管M1的第一端连接的节点流动。这是因为电压VR12高于电压VCM01。这样流动电流会导致该基体的偏置电压的下降。另一方面，与图5的例子同样地，由于电压VB2低于电压VR23，因此电流不经由晶体管Tr(2、3)及Tr(2、4)从该基体流出。

第三高频信号的振幅比第二高频信号的振幅大，因此，在图7的例子中，在晶体管M2中也产生漏电流Ib。通过该漏电流Ib，晶体管M2的基体的偏置电压可能上升。另一方面，如上所述，电流经由晶体管Tr(2，1)以及Tr(2，2)从该基体流出，另外，电流经由晶体管Tr(2，3)以及Tr(2，4)从该基体流出。通过这样流动电流，抑制晶体管M2的基体的偏置电压的该上升。因此，在图7的例子中，在电压VB2的信号中，与图6的例子不同，未观察到偏置电压的上升。

(5)被输入的高频信号所涉及的高频电力与各种偏置电压之间的关系

图8表示对第一实施方式所涉及的开关电路1输入高频信号的情况下的、表示该高频信号的高频电力引脚(pin)与晶体管M2的第一端以及基体各自的偏置电压之间的关系的曲线图的一例。

图8的(a)所示的曲线图表示高频电力引脚与晶体管M2的第一端的偏置电压VM12bias之间的关系。横轴表示高频电力引脚的值。纵轴表示偏置电压VM12bias的值。

如参照图4、图5及图6所说明的那样，随着高频电力引脚变大，在晶体管M2中产生漏电流Ib而使偏置电压VM12bias下降。如参照图7所说明的那样，当高频电力引脚进一步变大时，电流从晶体管M2的基体向将晶体管M1的第一端与端子IN连接的节点流动，电流从该基体向将晶体管M3的第二端与晶体管M4的第一端连接的节点流动。同样，电流也向晶体管M2的第一端及第二端流动。通过从各晶体管M的基体这样流动电流，偏置电压VM12bias以上述下降被抑制的方式上升。

图8的(b)所示的曲线图表示高频电力引脚与晶体管M2的基体的偏置电压VB2bias之间的关系。横轴表示高频电力引脚的值。纵轴表示偏置电压VB2bias的值。

如参照图4、图5及图6所说明的那样，随着高频电力引脚变大，在晶体管M2中产生漏电流Ib而偏置电压VB2bias上升。如参照图7所说明的那样，当高频电力引脚进一步变大时，电流从晶体管M2的基体流出。由此，偏置电压VB2bias以上述上升被抑制的方式下降。

[效果]

对第一实施方式所涉及的开关电路1处于断开状态的期间进行说明。若对端子IN输入的高频信号所涉及的高频电力变大，则可能产生从各晶体管M的漏极或者源极向基体流动的漏电流Ib。

例如，若在晶体管M2中产生漏电流Ib，则如参照图4所说明的那样，晶体管M2的基体的偏置电压可能上升，晶体管M2的第一端及第二端各自的偏置电压可能下降。由此，若晶体管M2的基体与漏极的电位差变小，则晶体管M2的漏极与源极之间的寄生双极晶体管容易成为接通状态。若某个晶体管M的寄生双极晶体管成为接通状态，则对其他晶体管M分别施加的电压变大，即开关电路1的耐压降低。

如参照图2所说明的那样，开关电路1作为反馈电路的结构要素，对于晶体管M的每一个，包含与该晶体管M建立对应的各种晶体管Tr。对与晶体管M2建立对应的各种晶体管Tr进行说明。晶体管Tr(2，1)及Tr(2，2)串联连接在晶体管M2的基体和晶体管M1的第一端之间。晶体管Tr(2，3)及Tr(2，4)串联连接在晶体管M2的基体和晶体管M3的第二端之间。如参照图4及图7所说明的那样，电流能够经由晶体管Tr(2，1)及Tr(2，2)从该基体向将晶体管M1的第一端与端子IN连接的节点流动，电流能够经由晶体管Tr(2，3)以及Tr(2，4)从该基体向将晶体管M3的第二端与晶体管M4的第一端连接的节点流动。关于其他晶体管M也是同样的。

通过这样流动电流(以下，也可以称为反馈电路工作)，即使在某个晶体管M中产生了漏电流Ib，也能够抑制该晶体管M的基体的偏置电压的上升，抑制该晶体管M的第一端和/或第二端各自的偏置电压的下降。因此，根据第一实施方式所涉及的开关电路1，可防止由晶体管M产生的漏电流Ib引起的开关电路1的耐压的降低。

在图6的例子中，在时刻T10，晶体管M2的基体的电压VB2比电压VR23高，但晶体管Tr(2、3)处于断开状态。这是因为，与晶体管Tr(2，3)的栅极连接的晶体管M2的栅极的电压VG2不处于使晶体管Tr(2，3)成为接通状态的程度的高度。在图6的例子中，在时刻T11，同样地，晶体管M2的基体的电压VB2比电压VR12高，但晶体管Tr(2，1)处于断开状态。

在图6的例子中，即使在端子IN输入第二高频信号而产生漏电流Ib，该晶体管M的基体的偏置电压也不会上升到各晶体管M的寄生双极晶体管成为接通状态的程度，该晶体管M的第一端及第二端各自的偏置电压不下降。在第一实施方式所涉及的开关电路1中，即使对端子IN输入这样的高频信号，反馈电路也不动作。

在此，在第一实施方式所涉及的开关电路1中，考虑晶体管Tr(2，1)的栅极以及晶体管Tr(2，3)的栅极分别与晶体管M2的基体连接而不是与晶体管M2的栅极连接的情况。即，考虑在晶体管M2的基体上连接被进行了二极管连接的晶体管Tr(2，1)和被进行了二极管连接的晶体管Tr(2，3)的情况。在各种电压与时刻T10的情况相同时，由于电压VB2与电压VR23相比足够高，因此电流经由晶体管Tr(2、3)以及Tr(2、4)从该基体向将晶体管M3的第二端与晶体管M4的第一端连接的节点流动。在各种电压与时刻T11的情况相同时，由于电压VB2与电压VR12相比足够高，因此电流经由晶体管Tr(2，1)以及Tr(2，2)从该基体向将晶体管M1的第一端与端子IN连接的节点流动。这样，在仅使用二极管作为反馈电路的结构要素那样的开关电路(以下，称为比较例的开关电路)中，即使在开关电路1中反馈电路不动作的程度的高频信号被输入到端子IN的情况下，反馈电路也会动作。

图9表示在向第一实施方式所涉及的开关电路1输入高频信号的情况下的、对该高频信号所涉及的高频电力引脚与因反馈电路的影响而产生的三次畸变的电力Phd3之间的关系进行表示的曲线图的一例。横轴表示高频电力引脚的值。纵轴表示电力Phd3的值。在该图表中，对于高频电力引脚及电力Phd3中的任一个，均绘出了以分贝毫瓦(dBmW)(以下称为dBm)的单位表示的值。在图9中，还示出了比较例所涉及的开关电路的情况下的同样的曲线图。

反馈电路进行动作，电流从各晶体管M的基体流出，由此开关电路1的线性劣化。由此，在开关电路1中产生的三次畸变的电力Phd3可能增大。如上所述，在比较例的开关电路中，与第一实施方式所涉及的开关电路1相比较，从输入到端子IN的高频信号的振幅较小的期间，反馈电路进行动作。因此，在比较例的开关电路中，与第一实施方式所涉及的开关电路1相比较，从高频电力引脚更小的期间，三次畸变的电力Phd3开始增大，电力Phd3变得更大。在第一实施方式所涉及的开关电路1中，如图7的例子那样，反馈电路越动作，高频电力引脚越变大，然后电力Phd3开始增大。在图9中，示出了若电力引脚进一步变大则第一实施方式的情况与比较例的情况相比电力Phd变大，但这样的电力引脚例如是对开关电路1进行破坏的程度的大小，因此实际上不使用。

这样，在第一实施方式所涉及的开关电路1中，在即使在各晶体管M中产生漏电流、各晶体管M的寄生双极晶体管也不会成为接通状态的情况下，反馈电路不工作。由此，根据第一实施方式所涉及的开关电路1，能够防止开关电路1的耐压的降低，并且能够抑制由反馈电路的影响而引起的线性的劣化。

[变形例]

第一实施方式所涉及的开关电路1的反馈电路的结构并不限定于图2所示的结构。

图10是用于说明第一实施方式所涉及的开关电路1的电路结构的其他例子的图。以下，关于参照图2说明过的构成反馈电路的各种晶体管Tr中的、与晶体管M3建立对应的晶体管Tr(3、3)以及Tr(3、4)进行说明。在图10中，示出了开关电路1包含与晶体管M3建立对应的其他晶体管Tr作为反馈电路的结构要素的情况下的3个例子。关于参照图2说明过的其他各种晶体管Tr，同样的说明也成立。

如图10的(a)所示，开关电路1还可以包含与晶体管M3建立对应的晶体管Tr(3、5)作为反馈电路的结构要素。

晶体管Tr(3、5)连接在晶体管Tr(3、4)与将电阻Rds(4、1)及电阻Rds(4、2)连接的节点之间。更具体而言如下所示。晶体管Tr(3，5)的第一端和晶体管Tr(3，5)的栅极连接于晶体管Tr(3，4)的第二端。这样，在晶体管Tr(3、4)的第二端连接被进行了二极管连接的晶体管Tr(3、5)。晶体管Tr(3，5)的第二端与将电阻Rds(4，1)以及电阻Rds(4，2)连接的节点连接。

如图10的(b)所示，开关电路1还可以包含与晶体管M3建立对应的晶体管Tr(3、6)作为反馈电路的结构要素。

晶体管Tr(3、6)连接在晶体管Tr(3、4)与将电阻Rds(4、1)及电阻Rds(4、2)连接的节点之间。更具体而言如下所示。晶体管Tr(3、6)的第一端与晶体管Tr(3、4)的第二端连接，晶体管Tr(3、6)的栅极与晶体管Tr(3、4)的栅极连接。晶体管Tr(3、6)的第二端与将电阻Rds(4、1)及电阻Rds(4、2)连接的节点连接。

如图10的(c)所示，开关电路1还可以包含与晶体管M3建立对应的晶体管Tr(3、7)作为反馈电路的结构要素。

晶体管Tr(3、7)连接在晶体管Tr(3、3)与晶体管Tr(3、4)之间。更具体而言如下所示。晶体管Tr(3、7)的第一端与晶体管Tr(3、3)的第二端连接，晶体管Tr(3、7)的栅极与晶体管M3的栅极连接。晶体管Tr(3，4)的第一端和晶体管Tr(3，4)的栅极连接于晶体管Tr(3，7)的第二端。

在上述中，示出了在晶体管M3的基体与将电阻Rds(4，1)以及电阻Rds(4，2)连接的节点之间连接有3个晶体管Tr的情况下的3个例子。连接在该基体与该节点之间的晶体管Tr的数量并不限定于3个，例如也可以是4个以上。在该情况下，可以适当组合图10的(a)、(b)以及(c)所示的例子。

这样，关于在晶体管M3的基体与将电阻Rds(4、1)及电阻Rds(4、2)连接的节点之间连接的各种晶体管Tr的数量和连接关系，能够考虑电流从该基体向该节点流出时的该基体与该节点之间的期望的电压差，和/或考虑该各种晶体管Tr的耐压而适当变更。

<第二实施方式>

以下，对第二实施方式所涉及的开关电路1a进行说明。

关于第二实施方式所涉及的开关电路1a的结构、动作及效果，以与对第一实施方式所涉及的开关电路1进行了说明的点不同的点为中心进行说明。

关于开关电路1参照图1进行过的说明，关于开关电路1a也成立。更具体而言，在图1的说明中，将开关电路1置换为开关电路1a的说明成立。以下，着眼于开关电路1a进行说明。

图11表示第二实施方式所涉及的开关电路1a的电路结构的一例。

开关电路1a除了开关电路1所包含的结构以外，还包含例如由PN结所构成的二极管D1、D2、D3、D4、D5、…、D(n-2)、D(n-1)以及Dn。开关电路1a具有如下电路结构：在参照图2说明过的开关电路1的电路结构中，针对晶体管M1、M2、M3、…、以及Mn的每一个，在该晶体管M的基体与栅极之间连接二极管D。更具体而言如下所示。

二极管D1的阳极连接于晶体管M1的基体，二极管D1的阴极连接于晶体管M1的栅极。二极管D2的阳极连接于晶体管M2的基体，二极管D2的阴极连接于晶体管M2的栅极。二极管D3的阳极连接于晶体管M3的基体，二极管D3的阴极连接于晶体管M3的栅极。以下，关于二极管D4、D5、…、D(n-2)、D(n-1)及Dn也是同样的。

例如，在晶体管M2的基体的电压比晶体管M2的栅极的电压高的情况下，电流能够经由二极管D2从该基体向该栅极流动。在这样流动电流的情况下，该基体的电压下降。关于其他的二极管D，成立同样的说明。这样经由二极管D流动的电流也能够有助于抑制晶体管M的基体的偏置电压的上升。特别是，在信号BB的电压为与信号GB的电压同等以上的情况下，这些二极管D能够有效地动作。

在上述中，作为开关电路1a的结构要素，说明了二极管D1、D2、D3、D4、D5、…、D(n-2)、D(n-1)以及Dn那样的例如由PN结构成的二极管。在开关电路1a中，也可以使用被进行了二极管连接的晶体管来代替这样的二极管D。

<第三实施方式>

以下，对第三实施方式所涉及的开关电路1b进行说明。

关于第三实施方式所涉及的开关电路1b的结构、动作及效果，以与对第一实施方式所涉及的开关电路1进行了说明的点不同的点为中心进行说明。

关于开关电路1参照图1进行过的说明，关于开关电路1b也成立。更具体而言，在图1的说明中，将开关电路1置换为开关电路1b的说明成立。以下，着眼于开关电路1b进行说明。

图12表示第三实施方式所涉及的开关电路1b的电路结构的一例。

开关电路1b的电路结构是根据参照图2说明的开关电路1的电路结构，对于晶体管M1、M2、M3、…、以及Mn的每一个，将连接在该晶体管M的第一端与第二端之间的电阻如以下那样置换后的电路结构。以下的说明针对整数i为1至n的各个情形都成立。

连接在晶体管Mi的第一端与第二端之间的电阻从电阻Rds(i，1)及Rds(i，2)被置换为电阻Rds(i，1)b、Rds(i，2)b及Rds(i，3)b。更具体而言，在晶体管Mi的第一端连接有电阻Rds(i，1)b的一端，在电阻Rds(i，1)b的另一端连接有电阻Rds(i，2)b的一端，在电阻Rds(i，2)b的另一端连接有电阻Rds(i，3)b的一端，在电阻Rds(i，3)b的另一端连接有晶体管Mi的第二端。

在整数i为1至n的任一种的情况下，电阻Rds(i，1)b及电阻Rds(i，3)b的电阻值的大小例如实质上为相同的R2，电阻Rds(i，2)b的电阻值的大小例如为R2的2倍。以下，对如下情况进行说明：即使整数i为1至n的任一种的情形，电阻Rds(i，1)b及电阻Rds(i，3)b的电阻值的大小也为实质上相同的R2，且电阻Rds(i，2)b的电阻值的大小为R2的2倍。

接着，关于与各晶体管M建立对应的、作为反馈电路的结构要素的各种晶体管Tr所涉及的连接关系，说明与对第一实施方式所涉及的开关电路1进行了说明的点不同的点。

与晶体管M1建立对应的晶体管Tr(1、4)的第二端与将电阻Rds(2、2)b及电阻Rds(2、3)b连接的节点连接。

关于与晶体管M2、M3、…、以及M(n-1)建立对应的各种晶体管Tr，下面的说明对于整数j为2到n-1的各个情形都成立。

晶体管Tr(j，2)的第二端与将电阻Rds(j-1，1)b以及电阻Rds(j-1，2)b连接的节点连接。晶体管Tr(j，4)的第二端与将电阻Rds(j+1，2)b以及电阻Rds(j+1，3)b连接的节点连接。

与晶体管Mn建立对应的晶体管Tr(n，2)的第二端与将电阻Rds(n-1，1)b及电阻Rds(n-1，2)b连接的节点连接。

在以下的说明中，提及图12所示的各种电压VM01、VM12、VM23、VM34、VG2、VB2、VR12b以及VR23b。

电压VR12b是将晶体管Tr(2，2)的第二端、电阻Rds(1，1)b和电阻Rds(1，2)b连接的节点的电压。电压VR23b是将晶体管Tr(2、4)的第二端、电阻Rds(3、2)b、以及电阻Rds(3、3)b连接的节点的电压。

图13是用于说明向第三实施方式所涉及的开关电路1b输入第三高频信号的情况下的开关电路1b的动作的图。在图13中，示出了在向端子IN输入第三高频信号的情况下的电压VM01、VM12、VM23、VM34、VG2、VB2、VR12b以及VR23b各自的波形的一例。横轴表示时刻。纵轴表示电压的值。

若向端子IN输入第三高频信号，则与图7的例子同样地，对各晶体管M的第一端与第二端之间施加的电压的信号成为4V的振幅的高频信号。与图7的例子同样地，设为信号GB的L电平的电压为-3V、信号BB的电压也为-3V来进行说明。此时，电压VM01、VM12、VM23、VM34、VG2以及VB2各自的波形与图7的例子相同。

另外，电压VR12b的信号是7V的振幅的高频信号。这是由电阻Rds(1，1)b与电阻Rds(1，2)b及Rds(1，3)b引起的。同样地，电压VR23b的信号是3V的振幅的高频信号。电压VR12b的信号与电压VM12的信号实质上为相同相位，电压VR23b的信号与电压VM12的信号实质上为相反相位。

对某个时刻T30以及时刻T31分别进行说明。时刻T30是电压VM12的值成为极大的时刻。时刻T31是电压VM12的值成为极小的时刻。

在时刻T30，与图7的例子的时刻T20同样，电压VB2及电压VG2为-1V，但电压VR23b为比图7的例子的时刻T20的电压VR23的-2V低的-3V。此时，与图7的例子的时刻T20同样地，电流经由晶体管Tr(2、3)以及晶体管Tr(2、4)从晶体管M2的基体流出，但与图7的例子的时刻T20的情况相比，晶体管Tr(2、4)的源极的电压低。

在时刻T31，与图7的例子的时刻T21同样，电压VB2及电压VG2为-5V，但电压VR12b为比图7的例子的时刻T21的电压VR12的-6V低的-7V。此时，与图7的例子的时刻T21同样地，电流经由晶体管Tr(2，1)以及晶体管Tr(2，2)从晶体管M2的基体流出，但与图7的例子的时刻T21的情况相比，晶体管Tr(2，2)的源极的电压低。

这样，晶体管Tr(2、2)以及Tr(2、4)的源极的电压降低，意味着根据图12的例子的开关电路1c，与图2的例子的开关电路1相比，即使输入到端子IN的高频信号的振幅较小，反馈电路也能够进行动作。

在上述中，例如对如下情况的例子进行了说明：晶体管M1的第一端与晶体管Tr(2、2)的第二端之间的电阻的大小为R2、晶体管Tr(2、2)的第二端与晶体管M1的第二端之间的电阻的大小为R2的3倍。但是，本实施方式不限于此。晶体管M1的第一端与晶体管Tr(2，2)的第二端之间的电阻的大小，与晶体管Tr(2，2)的第二端与晶体管M1的第二端之间的电阻的大小之比也可以是其他的值。例如，晶体管M1的第一端与晶体管Tr(2，2)的第二端之间的电阻的大小为晶体管Tr(2，2)的第二端与晶体管M1的第二端之间的电阻的大小的1/3倍至3倍之间。关于其他晶体管Tr(1、4)、Tr(2、4)、Tr(3、2)、Tr(3、4)、…、Tr(n-1、2)、Tr(n-1、4)、以及Tr(n、2)也是同样的。

这样，根据第三实施方式所涉及的开关电路1c，能够调节输入到端子IN的高频信号所涉及的高频电力以何种程度的大小开始进行反馈电路的动作。

<第四实施方式>

以下，对第四实施方式所涉及的开关电路1c进行说明。

关于第四实施方式所涉及的开关电路1c的结构、动作及效果，以与对第一实施方式所涉及的开关电路1进行了说明的点不同的点为中心进行说明。

关于开关电路1参照图1进行过的说明，关于开关电路1c也成立。更具体而言，在图1的说明中，将开关电路1置换为开关电路1c的说明成立。以下，着眼于开关电路1c进行说明。

图14表示第四实施方式所涉及的开关电路1c的电路结构的一例。

开关电路1c除了开关电路1所包含的结构以外，还包含晶体管Tr(1，1)、Tr(1，2)、Tr(n，3)以及Tr(n，4)作为反馈电路的结构要素。开关电路1c具有在参照图2说明过的开关电路1的电路结构中将晶体管Tr(1，1)、Tr(1，2)、Tr(n，3)以及Tr(n，4)如以下那样连接的电路结构。

晶体管Tr(1，1)及Tr(1，2)与晶体管M1建立对应。

晶体管Tr(1，1)的第一端连接于晶体管M1的基体，晶体管Tr(1，1)的栅极连接于晶体管M1的栅极。晶体管Tr(1，2)的第一端和晶体管Tr(1，2)的栅极连接于晶体管Tr(1，1)的第二端。这样，在晶体管Tr(1，1)的第二端连接被进行了二极管连接的晶体管Tr(1，2)。晶体管Tr(1，2)的第二端与将电阻Rds(2，1)以及电阻Rds(2，2)连接的节点连接。

晶体管Tr(n，3)及Tr(n，4)与晶体管Mn建立对应。

晶体管Tr(n，3)的第一端连接于晶体管Mn的基体，晶体管Tr(n，3)的栅极连接于晶体管Mn的栅极。晶体管Tr(n，4)的第一端和晶体管Tr(n，4)的栅极连接于晶体管Tr(n，3)的第二端。这样，在晶体管Tr(n，3)的第二端连接被进行了二极管连接的晶体管Tr(n，4)。晶体管Tr(n，4)的第二端与将电阻Rds(n-1，1)以及电阻Rds(n-1，2)连接的节点连接。

与参照图2说明过的情况同样地，电流能够从晶体管M1的基体经由晶体管Tr(1，1)以及Tr(1，2)流动。这样流动的电流也能够有助于抑制由晶体管M1产生的漏电流Ib所引起的晶体管M1的基体的偏置电压的上升。同样地，电流可以从晶体管Mn的基体经由晶体管Tr(n，3)及Tr(n，4)流动。这样流动的电流也能够有助于抑制由晶体管Mn产生的漏电流Ib所引起的晶体管Mn的基体的偏置电压的上升。

<第五实施方式>

以下，对第五实施方式所涉及的开关电路1d进行说明。

关于第五实施方式所涉及的开关电路1d的结构、动作及效果，以与对第二实施方式所涉及的开关电路1a进行了说明的点不同的点为中心进行说明。

关于开关电路1参照图1进行过的说明，关于开关电路1d也成立。更具体而言，在图1的说明中，将开关电路1置换为开关电路1d的结构成立。以下，着眼于开关电路1d进行说明。

图15表示第五实施方式所涉及的开关电路1d的电路结构的一例。

开关电路1d具有相对于开关电路1a所包含的结构省略了电阻Rb1、Rb2、Rb3、Rb4…、Rb(n-2)、Rb(n-1)及Rbn的电路结构。更具体而言如下所示。

在晶体管M1的基体与晶体管M2的基体之间未设置使用多晶硅的电阻。在晶体管M2的基体与晶体管M3的基体之间未设置使用多晶硅的电阻。在晶体管M3的基体与晶体管M4的基体之间未设置使用多晶硅的电阻。以下，关于晶体管M4的基体与晶体管M5的基体之间、…、晶体管M(n-2)的基体与晶体管M(n-1)的基体之间、晶体管M(n-1)的基体与晶体管Mn的基体之间也同样。另外，不向开关电路1d输入信号BB。

这样，开关电路1d不包含从外部向晶体管的基体施加电压的端子和电阻。因此，寄生电容被抑制，信号通过接通状态的开关电路1d时的损耗、即插入损耗被抑制。

<第六实施方式>

以下，对第六实施方式所涉及的开关电路1e进行说明。

关于第六实施方式所涉及的开关电路1e的结构、动作及效果，以与对第五实施方式所涉及的开关电路1d进行了说明的点不同的点为中心进行说明。

关于开关电路1参照图1进行过的说明，关于开关电路1e也成立。更具体而言，在图1的说明中，将开关电路1置换为开关电路1e的说明成立。以下，着眼于开关电路1e进行说明。

图16表示第六实施方式所涉及的开关电路1e的电路结构的一例。

开关电路1e相对于开关电路1d所包含的结构，还具备电阻Rcont，具有电阻Rg1、Rg2、Rg3、Rg4、Rg5、…、Rg(n-2)、Rg(n-1)以及Rgn的连接被变更的结构。更具体而言如下所示。

电阻Rg1的一端与晶体管M1的栅极连接。电阻Rg1的另一端与电阻Rcont的一端连接。电阻Rg2的一端与晶体管M2的栅极连接。电阻Rg2的另一端与电阻Rcont的一端连接。电阻Rg3的一端与晶体管M3的栅极连接。电阻Rg3的另一端与电阻Rcont的一端连接。以下，关于电阻Rg4、Rg5、…、Rg(n-1)及Rgn的连接关系也是同样的。电阻Rcont的另一端与供信号GB输入的节点连接。在图16中，示出了向开关电路1e输入信号GB的控制端。

这样，即使变更电阻Rg1、Rg2、Rg3、…、Rg(n-1)及Rgn的连接，第六实施方式所涉及的开关电路1e也能够与第五实施方式所涉及的开关电路1d同样地抑制插入损耗。

<其他实施方式>

在本说明书中，“连接”表示电连接，例如不排除在其间经由其他元件。另外，本说明书中的“电阻”可以是电阻元件，也可以是寄生电阻。

在本说明书中，相同、一致、恒定以及维持等的表述，意图将如下情况也包含在内，即：在实施实施方式所记载的技术时在设计的范围内存在误差。如实质上相同那样，关于在这些表述中重叠使用实质上这一用语的情况也相同。另外，施加或供给某个电压的表述，意图将如下两种情况包含在内，即：进行施加或供给该电压的控制的情况、和实际施加或供给该电压的情况这两者。进而，施加或供给某个电压例如也可以包含施加或供给0V的电压。

以上对几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (14)

1.一种半导体装置，具备输入端及输出端、以及串联连接在所述输入端及所述输出端之间的多个晶体管，

所述多个晶体管具备：

第一晶体管，具有用于所述串联连接的第一端及第二端；以及

第二晶体管，具有用于所述串联连接的第三端及第四端、第一栅极以及第一基体，所述第三端与所述第二端连接，

所述半导体装置还具备第三晶体管及第1二极管，所述第三晶体管及所述第1二极管串联连接在所述第一基体与所述第一端之间，

所述第三晶体管具有与所述第一栅极连接的第二栅极，

所述第1二极管的阳极设置于所述第一基体及所述第一端中的所述第一基体侧，所述第1二极管的阴极设置于所述第一基体及所述第一端中的所述第一端侧。

2.根据权利要求1所述的半导体装置，

还具备第一电阻及第二电阻，所述第一电阻及所述第二电阻串联连接在所述第一端与所述第二端之间，

所述第三晶体管及所述第1二极管串联连接在所述第一基体与将所述第一电阻及所述第二电阻连接的节点之间。

3.根据权利要求2所述的半导体装置，

作为所述第1二极管，使用第四晶体管，

所述第三晶体管具有：与所述第一基体连接的第五端、及第六端，

所述第四晶体管具有：

第七端，与所述第六端连接；

第八端，与将所述第一电阻及所述第二电阻连接的节点连接；以及

第三栅极，与所述第七端连接。

4.根据权利要求1所述的半导体装置，

所述多个晶体管还具备第五晶体管，所述第五晶体管具有用于所述串联连接的第九端及第十端，所述第九端与所述第四端连接，

所述半导体装置还具备第六晶体管及第2二极管，所述第六晶体管及所述第2二极管串联连接在所述第一基体与所述第十端之间，

所述第六晶体管具有与所述第一栅极连接的第四栅极，

所述第2二极管的阳极设置于所述第一基体及所述第十端中的所述第一基体侧，所述第2二极管的阴极设置于所述第一基体及所述第十端中的所述第十端侧。

5.根据权利要求2所述的半导体装置，

所述多个晶体管还具备第四晶体管，所述第四晶体管具有用于所述串联连接的第五端及第六端，所述第五端与所述第四端连接，

所述半导体装置还具备第五晶体管及第2二极管，所述第五晶体管及所述第2二极管串联连接在所述第一基体与所述第六端之间，

所述第五晶体管具有与所述第一栅极连接的第三栅极，

所述第2二极管的阳极设置于所述第一基体及所述第六端中的所述第一基体侧，所述第2二极管的阴极设置于所述第一基体及所述第六端中的所述第六端侧，

所述半导体装置还具备第三电阻及第四电阻，所述第三电阻及所述第四电阻串联连接在所述第五端与所述第六端之间，

所述第五晶体管及所述第2二极管串联连接在所述第一基体与将所述第三电阻及所述第四电阻连接的节点之间，

所述第一电阻的一端与所述第一端连接，所述第二电阻的一端与所述第一电阻的另一端连接，所述第二端与所述第二电阻的另一端连接，

所述第三电阻的一端与所述第五端连接，所述第四电阻的一端与所述第三电阻的另一端连接，所述第六端与所述第四电阻的另一端连接，

所述第一电阻和所述第四电阻的电阻值相同，所述第二电阻和所述第三电阻的电阻值相同。

6.根据权利要求1所述的半导体装置，

还具备第五晶体管及第2二极管，所述第五晶体管及所述第2二极管串联连接在所述第一基体与所述第一端之间，

所述第五晶体管及所述第2二极管在所述第一基体与所述第一端之间，与所述第三晶体管及所述第1二极管并联地连接，

所述第五晶体管具有与所述第一栅极连接的第四栅极，

所述第2二极管的阳极设置于所述第一基体及所述第一端中的所述第一基体侧，所述第2二极管的阴极设置于所述第一基体及所述第一端中的所述第一端侧。

7.根据权利要求1所述的半导体装置，

在所述第一基体与所述第一端之间还具备与所述第三晶体管及所述第1二极管串联连接的1个以上的二极管。

8.根据权利要求1所述的半导体装置，

还具备第3二极管，该第3二极管具有与所述第一基体连接的阳极、以及与所述第一栅极连接的阴极。

9.根据权利要求4所述的半导体装置，

还具备：

第一电阻及第二电阻，串联连接在所述第一端与所述第二端之间；

第三电阻及第四电阻，串联连接在所述第三端与所述第四端之间；以及

第五电阻及第六电阻，串联连接在所述第九端与所述第十端之间，

所述第三晶体管及所述第1二极管串联连接在所述第一基体与将所述第一电阻及所述第二电阻连接的节点之间，

所述第六晶体管及所述第2二极管串联连接在所述第一基体与将所述第五电阻及所述第六电阻连接的节点之间。

10.根据权利要求9所述的半导体装置，

所述第一电阻、所述第二电阻、所述第三电阻、所述第四电阻、所述第五电阻以及所述第六电阻的电阻值相同。

11.根据权利要求9所述的半导体装置，

所述第一晶体管还具有第五栅极以及第二基体，

所述半导体装置还具备第七晶体管和第3二极管，所述第七晶体管和所述第3二极管串联连接在所述第二基体与将所述第三电阻及所述第四电阻连接的节点之间，

所述第七晶体管具有与所述第五栅极连接的第六栅极，

所述第3二极管的阳极设置在所述第二基体与将所述第三电阻及所述第四电阻连接的节点中的所述第二基体侧，所述第3二极管的阴极设置在所述第二基体与将所述第三电阻及所述第四电阻连接的节点中的将所述第三电阻及所述第四电阻连接的节点侧。

12.根据权利要求9所述的半导体装置，

第五晶体管还具有第七栅极以及第三基体，

所述半导体装置还具备第八晶体管和第4二极管，所述第八晶体管和所述第4二极管串联连接在所述第三基体与将所述第三电阻及所述第四电阻连接的节点之间，

所述第八晶体管具有与所述第七栅极连接的第八栅极，

所述第4二极管的阳极设置在所述第三基体与将所述第三电阻及所述第四电阻连接的节点中的所述第三基体侧，所述第4二极管的阴极设置在所述第三基体与将所述第三电阻及所述第四电阻连接的节点中的将所述第三电阻及所述第四电阻连接的节点侧。

13.根据权利要求1至10中任一项所述的半导体装置，

所述第一晶体管具有第二基体，

所述半导体装置设置有将所述第一基体和所述第二基体连接的使用了多晶硅的第七电阻。

14.根据权利要求1至10中任一项所述的半导体装置，

所述第一晶体管具有第二基体，

所述半导体装置没有设置将所述第一基体和所述第二基体连接的使用了多晶硅的电阻。

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