CN116153904A - 电容、集成电路、模数转换器、电子设备和电容制造方法 - Google Patents

电容、集成电路、模数转换器、电子设备和电容制造方法 Download PDF

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CN116153904A CN202310174500.6A CN202310174500A CN116153904A CN 116153904 A CN116153904 A CN 116153904A CN 202310174500 A CN202310174500 A CN 202310174500A CN 116153904 A CN116153904 A CN 116153904A
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Abstract

本公开涉及一种电容、集成电路、模数转换器、电子设备和电容制造方法，所述电容包括包括多个电容组件，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。本公开实施例的电容的信号输出节点所在的电容组件被其他电容组件部分包覆，能够有效屏蔽外界串扰，以提高信号输出节点所在的电容组件的信号精度。

Description

电容、集成电路、模数转换器、电子设备和电容制造方法
技术领域
本公开涉及集成电路技术领域，尤其涉及一种电容、集成电路、模数转换器、电子设备和电容制造方法。
背景技术
电容作为基础模块，作为信息处理的关键模块，被广泛使用于电路设计之中，例如在逐次逼近型数据转换器(SAR ADC)设计中，电容阵列作为产生反馈信号的模块，其精确度对模数转换(AD)起着决定性作用，在ADC转换中，电容可能受到一系列潜在错误的干扰，如外界的信号串扰、相邻金属走线带来的信号耦合等。相关技术中的电容设计采用MIM(Metal-Insulator-Metal)或者MOM(Metal-Oxide-Metal)的架构，其原理类似，都是利用正负极金属板之间的电容实现，如将底极板(bottom plate)用低层金属实现，顶极板(topplate)用高层金属实现。
在电路设计中，通常通过合适的设计技巧，使得底极板能够承受一定程度的串扰(如连接到驱动端)；而顶极板是通常需要保护的节点，因此远离低层的衬底、晶体管等可能带来串扰的电路模块，然而，尽管相关技术通过已经使得顶极板远离了噪声、串扰较多的衬底及底部晶体管，实际中，其仍会受到附近电容的顶极板、高层电源金属、甚至外界走线等串扰影响，并且在现在插指结构的MOM电容中，并没有明确的顶极板与底极板之分，使得该问题更加严重。
发明内容
为解决以上技术问题，根据本公开的一方面，提供了一种电容，所述电容包括多个电容组件，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。
在一种可能的实施方式中，所述电容包括多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆。
在一种可能的实施方式中，所述电容包括：
第一电容层；
绝缘层，设置在所述第一电容层之上；
第二电容层，设置在所述绝缘层之上；
第三电容层，设置在所述第二电容层之上；
其中，所述第一电容层、所述第三电容层的部分边缘区域通过过孔连接，以使得所述第二电容层被所述第一电容层、所述第三电容层和所述过孔部分包覆。
在一种可能的实施方式中，所述第一电容层、所述第三电容层均为方形，所述第二电容层的面积小于所述第一电容层、所述第三电容层的面积，所述部分边缘区域为方形的四边。
在一种可能的实施方式中，所述绝缘层包括一层介质层或堆叠的两层以上的介质层，第一电容层、所述第二电容层、第三电容层的材料可以为金属或多晶硅。
根据本公开的一方面，提供了一种集成电路，所述集成电路包括所述的电容。
根据本公开的一方面，提供了一种模数转换器，所述模数转换器包括所述的电容。
根据本公开的一方面，提供了一种电子设备，所述电子设备包括所述的集成电路，或，所述的模数转换器。
在一种可能的实施方式中，所述电子设备包括显示器、智能手机、智能手表、智慧手环、平板电脑、笔记本电脑、一体式计算机、门禁装置、和电子式门锁的任意一种。
根据本公开的一方面，提供了一种制造电容的方法，所述方法包括：
形成多个电容组件，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。
在一种可能的实施方式中，所述方法包括：所述方法包括：
形成多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆。
在一种可能的实施方式中，所述方法包括：所述方法包括：
沉积第一电容层；
在所述第一电容层之上形成绝缘层；
在所述绝缘层之上沉积第二电容层；
在所述第二电容层之上沉积第三电容层；
通过过孔连接所述第一电容层、所述第三电容层的部分边缘区域，以使得所述第二电容层被所述第一电容层、所述第三电容层、所述过孔部分包覆。
本公开实施例的电容的信号输出节点所在的电容组件被其他电容组件部分包覆，能够有效屏蔽外界串扰，以提高信号输出节点所在的电容组件的信号精度。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1示出了根据本公开实施例的电容的示意图。
图2示出了根据本公开实施例的电容的示意图。
图3示出了根据本公开实施例电容的第一电容层、第二电容层、第三电容层的剖面示意图。
图4示出了根据本公开实施例的制造电容的方法的流程图。
图5示出了根据本公开实施例的制造电容的方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在本公开的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制，为易于描述，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…之上(above)”及“上部的(upper)”等的空间相对术语来描述如附图中所示出的一个元件或特征与另一元件或特征的关系。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
另外，为了更好地说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
请参阅图1，图1示出了根据本公开实施例的电容的示意图。
如图1所示，所述电容包括多个电容组件(C1～Cn)，其中，所述电容的信号输出节点所在的电容组件(如C3)被其他电容组件(如C1、Cn、C4)部分包覆。
本公开实施例的电容的信号输出节点所在的电容组件被其他电容组件部分包覆，能够有效屏蔽外界串扰，以提高信号输出节点所在的电容组件的信号精度。
本公开实施例对电容的类型不做限定，示例性的，电容可以是MIM电容，也可以为MOM电容，当然也可以是其它类型的电容，对于不同类型的电容，电容组件的数量、类型可以适应性配置，例如，对于MIM电容而言，可以包括多个电容层、绝缘层，形成平板电容，其中一层电容层可以为MIM电容的顶极板，作为信号输出节点输出信号，这样，顶极板被其他电容组件部分包覆，能够有效屏蔽外界串扰，以提高信号输出节点所在的电容组件的信号精度。
本公开实施例对电容组件的材料不做限定，本领域技术人员可以根据实际情况及需要选择合适的材料。
在一种可能的实施方式中，所述电容包括多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆，示例性的，其他电容层的材料可以为对串扰相对不敏感的材料。
本公开实施例对电容层的层数、绝缘层的层数不做限定，对绝缘层设置的位置不做限定，本领域技术人员可以根据实际情况及需要设置。
下面以MIM电容对本公开实施例进行示例性介绍。
请参阅图2，图2示出了根据本公开实施例的电容的示意图。
如图2所示，所述电容可以包括：
第一电容层M1；
绝缘层In1，设置在所述第一电容层M1之上；
第二电容层M2，设置在所述绝缘层In1之上；
第三电容层M3，设置在所述第二电容层M2之上；
其中，所述第一电容层M1、所述第三电容层M3的部分边缘区域通过过孔100连接，以使得所述第二电容层M2被所述第一电容层M1、所述第三电容层M3、所述过孔100部分包覆。
本公开实施例的电容通过过孔连接所述第一电容层、所述第三电容层的部分边缘区域，以使得所述第二电容层被所述第一电容层、所述第三电容层、所述过孔部分包覆，其中“包覆”可以表示未暴露至外界，从而能够有效屏蔽外界串扰，以提高第二电容层即顶极板的信号精度。
本公开实施例对各个电容层的材料不做限定，示例性的，第一电容层、所述第二电容层、第三电容层的材料可以为金属或多晶硅等材料。
当然，本公开实施例虽然以绝缘层In1设置在所述第一电容层M1、第二电容层M2之间进行了示例性介绍，但是，本公开实施例不限于此，在其他的实施例中，绝缘层In1也可以设置在第二电容层M2、所述第三电容层M3之间。
应该理解的是，本公开实施例的电容可以设置在基底之上，例如将第一电容层M1沉积在基底之上，示例性的，基底可以包括半导体晶片、半导体装置和/或其他类似的材料。示例性的，基底可以包括从作为圆柱体生长的硅晶锭(Siliconcrystal Ingot)切片的硅晶片。示例性的，基底可具有介于如金属铜以及如玻璃的绝缘体之间的导电率值(ElectricalConductivity Value)。示例性的，基底可包括锗(Germanium)、砷化镓(GalliumArsenide)、硅锗(Silicon Germanium)、碳化硅(SiC)和/或其类似物的其他材料。
本公开实施例对第一电容层M1、第二电容层M2、第三电容层M3、绝缘层In1的具体材料不做限定，第一电容层M1、第二电容层M2、第三电容层M3的金属材料可以根据实际情况及需要选取，绝缘层In1可以采用高介电常数的材料，例如介电常数均大于或等于3.6。
示例性的，第一电容层M1的材料例如可以包括铜(Copper)、铜合金(CopperAlloy)、铝(Aluminum)、铝合金(Aluminum Alloy)、铜铝合金(Copper Aluminum Alloy)、钨(Tungsten)、钨合金(Tungsten alloy)和/或其他金属、合金，当然，本公开实施例对形成第一电容层M1的具体实现方式不做限定，示例性的，本公开实施例可以利用沉积设备在基底上沉积第一电容层M1，当然，第一电容层M1还可以包括抗氧化层以保护第一电容层M1不被氧化，及粘着层以提高第一电容层M1与绝缘层In1之间的粘着性，对于抗氧化层、粘着层的具体材料、形成方式本公开实施例不做限定，本领域技术人员可以根据实际情况及需要选择合适的材料，并采用合适的方式实现。
本公开实施例对沉积设备的具体实现方式不做限定，本领域技术人员可以采用成熟的沉积设备，沉积设备可以执行包括但不限于化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺等沉积工艺，以在基底上形成第一电容层M1。
在一种可能的实施方式中，所述绝缘层In1可以包括一层介质层或堆叠的两层以上的介质层，各层介质层的介电常数均大于或等于3.6。
示例性的，绝缘层In1可以包括一层介质层，例如，该介质层可以通过沉积工艺或其他方式形成在第一电容层M1之上，该介质层的材料例如可以为介电常数大于20的材料，例如可以为可包括钽和氧的化合物、铪和氧的化合物、锆和氧的化合物等的任意一种，当然，本领域技术人员也可以采用介电常数在3.6～20之间的材料形成该介质层，对此，本公开实施例不做限定。
示例性的，绝缘层In1可以包括两层以上的介质层，各层介质层堆叠以形成所述绝缘层In1，以绝缘层In1包括三层介质层为例，本公开实施例可以在第一电容层M1之上形成第一介质层，在第一介质层上形成第二介质层，在第二介质层之上形成第三介质层，第一介质层及第三介质层的介电常数可以高于第二介质层；以绝缘层In1包括四层介质层为例，本公开实施例可以在第一电容层M1之上形成第一介质层，在第一介质层上形成第二介质层，在第二介质层之上形成第三介质层，并在第三介质层上形成第四介质层，其中，第一介质层及第四介质层的介电常数可以高于第二介质层及第三介质层，第三介质层的介电常数可以高于第二介质层的介电常数。示例性的，绝缘层In1的最上层介质层、最下层介质层的材料可以相同，或采用介电常数相近的材料。当然以上对绝缘层In1的介绍是示例性的，绝缘层In1还可以包括其他数目的介质层，也可以采用其他的组合方式，例如，可以采用高介电常数的介质层与低介电常数的介质层交替堆叠的方式，例如，K个(K大于2，如五个)高介电常数的介质层和K-1个(如四个)低介电常数的介质层交替堆叠。
本公开实施例通过设置绝缘层In1包括堆叠的多层介质层，可以提高电容的容值，并且可以降低电容的漏电流。
示例性的，在形成绝缘层In1后，本公开实施例可以在绝缘层In1之上沉积第二电容层M2，本公开实施例对第二电容层M2的材料不做限定，例如第二电容层M2的材料例如可以包括铜(Copper)、铜合金(Copper Alloy)、铝(Aluminum)、铝合金(Aluminum Alloy)、铜铝合金(Copper Aluminum Alloy)、钨(Tungsten)、钨合金(Tungsten alloy)和/或其他金属、合金，当然，本公开实施例对形成第二电容层M2的具体实现方式不做限定，示例性的，本公开实施例可以利用沉积设备在基底上沉积第二电容层M2，当然，第二电容层M2还可以包括抗氧化层以保护第二电容层M2不被氧化，及粘着层以提高第二电容层M2与绝缘层In1之间的粘着性，对于抗氧化层、粘着层的具体材料、形成方式本公开实施例不做限定，本领域技术人员可以根据实际情况及需要选择合适的材料，并采用合适的方式实现。
示例性的，第一电容层M1、第二电容层M2的材料可以相同。也可以不同，对此，本公开实施例不做限定。
在形成第二电容层M2后，本公开实施例可以在第二电容层M2之上沉积第三电容层M3，示例性的，第三电容层M3的材料可以与第一电容层M1的材料相同，当然，本公开实施例对形成第三电容层M3的具体实现方式不做限定，示例性的，本公开实施例可以利用沉积设备在基底上沉积第三电容层M3，当然，第三电容层M3还可以包括抗氧化层以保护第三电容层M3不被氧化，及粘着层以提高第三电容层M3与第二电容层M2之间的粘着性，对于抗氧化层、粘着层的具体材料、形成方式本公开实施例不做限定，本领域技术人员可以根据实际情况及需要选择合适的材料，并采用合适的方式实现。
示例性的，第三电容层M3与第二电容层M2之间还可以设置隔离层，以实现第三电容层M3与第二电容层M2之间的隔离，隔离层的材料可以为高介电常数的材料。
当然，在形成第一电容层M1、第二电容层M2、第三电容层M3、绝缘层In1的过程中，可以在部分边缘区域形成过孔100，以便通过过孔100将第一电容层M1、第三电容层M3连接，实现对第二电容层M2的部分包覆，本公开实施例对过孔100形成的工艺不做限定，本领域技术人员可以采用相关技术实现。
本公开实施例对第一电容层M1、第二电容层M2、第三电容层M3、绝缘层In1的形状、厚度、面积不做限定，本领域技术人员可以根据实际情况及需要设置，示例性的，所述第一电容层M1、所述绝缘层In1、所述第二电容层M2、所述第三电容层M3均可以为方形，例如正方形、长方形等，示例性的，所述第一电容层M1、所述第三电容层M3可以为方形，所述绝缘层In1、所述第二电容层M2可以为其他形状，例如，所述第二电容层M2可以为插指形状。
请参阅图3，图3示出了根据本公开实施例电容的第一电容层M1、第二电容层M2、第三电容层M3的剖面示意图。
示例性的，如图3所示，过孔100设置在电容的各层的四周，当然过孔的具体位置、数量本公开实施例不做限定。
示例性的，如图3所示，所述第二电容层M2的面积小于所述第一电容层M1、所述绝缘层In1、所述第二电容层M2的面积，例如，在形成第二电容层M2时，可以在绝缘层In1之上、边缘区域内部沉积面积小于绝缘层In1的方形电容层(或其他形状，如插指形状)，例如，第二电容层M2位于电容俯视图的中间区域(例如可以在第一电容层M1及第三电容层M3的边缘区域之内，如图3中M2图所示)，这样当利用边缘区域的过孔100连接第一电容层M1及第三电容层M3时，可以避免与第二电容层M2相连接。
示例性的，如图3所示，第一电容层M1、第二电容层M2、第三电容层M3均可以为方形，所述第一电容层M1、所述第三电容层M3的部分边缘区域可以为方形的四边，具体而言，可以为距离四条边预设距离的区域，当然，第二电容层M2与预留的过孔100区域之间可以间隔一定距离，避免与过孔100的连接。
本公开实施例对设置过孔的部分边缘区域与所有边缘区域的占比不做限定，本领域技术人员可以根据实际情况及需要设置，只要可以实现第二电容层M2的大部分被第一电容层M1及第三电容层M3、所述过孔100包覆，以降低外界对第二电容层的干扰即可，当然，应理解，第二电容层M2被包覆的面积越大，降低外界对第二电容层的干扰效果越好，当然由于第二电容层是作为电容的顶极板，需要连接外部器件，因此，第二电容层不能被完全包覆，需留出走线区域，因此，第二电容层M2被包覆的面积可以尽可能的大，即设置过孔的部分边缘区域与所有边缘区域的占比可以设置为较大。
在一种可能的实施方式中，为了得到较好的效果，所述部分边缘区域与所有边缘区域之比可以大于50％，优选的，可以大于80％，当然，本公开实施例对所述部分边缘区域与所有边缘区域之比的具体大小不做限定，该比例也可以小于或等于50％，本领域技术人员可以根据实际情况及需要设置。
示例性的，本公开实施例的第一电容层M1、第三电容层M3会预留出另一部分的边缘区域，避免第二电容层M2被第一电容层M1、第三电容层M3、所述过孔100完全包覆，为第二电容层M2留出走线通道，这样，当电容应用到集成电路或其他器件中时，可以将第二电容层M2作为信号节点连接到其他部件，示例性的，以本公开实施例的电容应用到SAR ADC为例，当SAR ADC进行模数转换的时候，电容DAC(CDAC)中电容的底极板(第一电容层M1及第三电容层M3)连接到固定电平(正负参考电平VREFP/VREFN)，顶极板(第二电容层M2)连接到比较器输入端，作为信号节点，应理解的是，若该信号节点(第二电容层M2)受到电压串扰，将直接影响比较器的准确性，进而降低SAR ADC的转换精度，本公开实施例提出的电容中，所述第一电容层M1、所述第三电容层M3的部分边缘区域通过过孔100连接，以使得所述第二电容层M2被所述第一电容层M1、所述第三电容层M3、所述过孔100部分包覆，能够有效屏蔽外界串扰，以提高第二电容层M2即顶极板的信号精度。
相比于传统电容设计，本申请提出的包裹型电容能够形成对顶极板(第二电容层M2)的有效保护，能够减少其他周边电路模块对顶极板的串扰，从而确保关键信号的精确性，满足大量高性能混合信号系统的需求。
从应用层面，本公开实施例提出的电容可应用在众多模拟、混合信号信号电路中，如ADC中的电容阵列等。
根据本公开的一方面，提供了一种集成电路，所述集成电路包括所述的电容。
在一个示例中，所述集成电路可以包括但不限于单独的处理器，或者分立元器件，或者处理器与分立元器件的组合。所述处理器可以包括电子设备中具有执行指令功能的控制器，所述处理器可以按任何适当的方式实现，例如，被一个或多个应用专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理设备(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、控制器、微控制器、微处理器或其他电子元件实现。在所述处理器内部，可以通过逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器等硬件电路。
根据本公开的一方面，提供了一种模数转换器，所述模数转换器包括所述的电容。
根据本公开的一方面，提供了一种电子设备，所述电子设备包括所述的集成电路，或，所述的模数转换器。
在一种可能的实施方式中，所述电子设备包括显示器、智能手机、智能手表、智慧手环、平板电脑、笔记本电脑、一体式计算机、门禁装置、和电子式门锁的任意一种。
其中，所述电子设备还可以是用户设备(User Equipment，UE)、移动设备、用户终端、终端、手持设备、计算设备或者车载设备等终端，示例性的，一些终端的举例为：手机(Mobile Phone)、平板电脑、笔记本电脑、掌上电脑、移动互联网设备(MobileInternetdevice，MID)、可穿戴设备，虚拟现实(Virtual Reality，VR)设备、增强现实(Augmentedreality，AR)设备、工业控制(Industrial Control)中的无线终端、无人驾驶(Selfdriving)中的无线终端、远程手术(Remote medical Surgery)中的无线终端、智能电网(Smart Grid)中的无线终端、运输安全(Transportation Safety)中的无线终端、智慧城市(Smart City)中的无线终端、智慧家庭(Smart Home)中的无线终端、车联网中的无线终端等。例如，服务器可以是本地服务器，也可以是云服务器。
请参阅图4，图4示出了根据本公开实施例的制造电容的方法的流程图。
如图4及图1所示，所述方法包括：
步骤S1，形成多个电容组件(如C1～Cn)，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。
本公开实施例的电容的信号输出节点所在的电容组件被其他电容组件部分包覆，能够有效屏蔽外界串扰，以提高信号输出节点所在的电容组件的信号精度。
在一种可能的实施方式中，所述方法包括：所述方法可以包括：
形成多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆。
请参阅图5，图5示出了根据本公开实施例的制造电容的方法的流程图。
如图5及图2所示，所述方法包括
步骤S11，沉积第一电容层M1；
步骤S12，在所述第一电容层M1之上形成绝缘层In1；
步骤S13，在所述绝缘层In1之上沉积第二电容层M2；
步骤S14，在所述第二电容层M2之上沉积第三电容层M3；
步骤S15，通过过孔100连接所述第一电容层M1、所述第三电容层M3的部分边缘区域，以使得所述第二电容层M2被所述第一电容层M1、所述第三电容层M3、所述过孔100部分包覆。
本公开实施例通过沉积第一电容层M1，在所述第一电容层M1之上形成绝缘层In1，在所述绝缘层In1之上沉积第二电容层M2，在所述第二电容层M2之上沉积第三电容层M3，通过过孔100连接所述第一电容层M1、所述第三电容层M3的部分边缘区域，以使得所述第二电容层M2被所述第一电容层M1、所述第三电容层M3、所述过孔100部分包覆，能够有效屏蔽外界串扰，以提高第二电容层M2即顶极板的信号精度。
在一种可能的实施方式中，所述部分边缘区域与所有边缘区域之比大于50％。
在一种可能的实施方式中，所述第一电容层M1、所述绝缘层In1、所述第二电容层M2、所述第三电容层M3均为方形，所述第二电容层M2的面积小于所述第一电容层M1、所述第三电容层M3的面积，所述部分边缘区域为方形的四边。
在一种可能的实施方式中，所述绝缘层In1包括一层介质层或堆叠的两层以上的介质层，各层介质层的介电常数均大于或等于3.6，第一电容层、所述第二电容层、第三电容层的材料可以为金属或多晶硅。
应该说明的是，所述制造电容的方法是与前述的电容对应的工艺，其具体介绍请参考之前对电容的描述，在此不再赘述。
可以理解，本公开提及的上述各个方法实施例，在不违背原理逻辑的情况下，均可以彼此相互结合形成结合后的实施例，限于篇幅，本公开不再赘述。本领域技术人员可以理解，在具体实施方式的上述方法中，各步骤的具体执行顺序应当以其功能和可能的内在逻辑确定。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (12)

1.一种电容，其特征在于，所述电容包括多个电容组件，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。
2.根据权利要求1所述的电容，其特征在于，所述电容包括多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆。
3.根据权利要求2所述的电容，其特征在于，所述电容包括：
第一电容层；
绝缘层，设置在所述第一电容层之上；
第二电容层，设置在所述绝缘层之上；
第三电容层，设置在所述第二电容层之上；
其中，所述第一电容层、所述第三电容层的部分边缘区域通过过孔连接，以使得所述第二电容层被所述第一电容层、所述第三电容层、所述过孔部分包覆。
4.根据权利要求3所述的电容，其特征在于，所述第一电容层、所述第三电容层均为方形，所述第二电容层的面积小于所述第一电容层所述第三电容层的面积，所述部分边缘区域为方形的四边。
5.根据权利要求3或4所述的电容，其特征在于，所述绝缘层包括一层介质层或堆叠的两层以上的介质层，第一电容层、所述第二电容层、第三电容层的材料可以为金属或多晶硅。
6.一种集成电路，其特征在于，所述集成电路包括如权利要求1～5任一项所述的电容。
7.一种模数转换器，其特征在于，所述模数转换器包括如权利要求1～5任一项所述的电容。
8.一种电子设备，其特征在于，所述电子设备包括如权利要求6所述的集成电路，或，如权利要求7所述的模数转换器。
9.根据权利要求8所述的电子设备，其特征在于，所述电子设备包括显示器、智能手机、智能手表、智慧手环、平板电脑、笔记本电脑、一体式计算机、门禁装置、和电子式门锁的任意一种。
10.一种电容制造方法，其特征在于，所述方法包括：
形成多个电容组件，其中，所述电容的信号输出节点所在的电容组件被其他电容组件部分包覆。
11.根据权利要求10所述的方法，其特征在于，所述方法包括：
形成多层电容层、绝缘层，所述多层电容层中的一层作为所述电容的信号输出节点，所述绝缘层设置在任意两层电容层之间，其中，所述电容的信号输出节点所在电容层被其他电容层及设置其他电容层过孔部分包覆。
12.根据权利要求11所述的方法，其特征在于，所述方法包括：
沉积第一电容层；
在所述第一电容层之上形成绝缘层；
在所述绝缘层之上沉积第二电容层；
在所述第二电容层之上沉积第三电容层；
通过过孔连接所述第一电容层、所述第三电容层的部分边缘区域，以使得所述第二电容层被所述第一电容层、所述第三电容层、所述过孔部分包覆。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795428A (zh) * 2015-04-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法以及显示装置
KR20190013395A (ko) * 2017-07-27 2019-02-11 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치
CN115398532A (zh) * 2021-03-24 2022-11-25 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795428A (zh) * 2015-04-10 2015-07-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法以及显示装置
KR20190013395A (ko) * 2017-07-27 2019-02-11 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치
CN115398532A (zh) * 2021-03-24 2022-11-25 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

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