CN116137928A - 半导体芯片及其制造方法 - Google Patents

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Abstract

本发明涉及确保对电气连接部进行保护的半导体芯片及其制造方法。半导体芯片具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部。这些凹部以行和列的矩阵排列在所述半导体芯片的所述侧面上，或者这些凹部以Z字形图案排列在所述带状区域中。形成有至少两个所述带状区域。针对所述侧面的中央附近和所述侧面的相对两端，所述带状区域形成于不同位置处。所述带状区域的一部分是倾斜的。例如，本发明可以应用于如下半导体器件中的半导体芯片：在该半导体器件中，用于把半导体芯片和基板电气连接的连接部由底部填充物保护着。

Description

半导体芯片及其制造方法
技术领域
本发明涉及半导体芯片及其制造方法，例如，涉及能够确保电气连接部得到更可靠保护的半导体芯片及其制造方法。
背景技术
在现有的一些实用化半导体器件中，把电极部件安装到从晶圆切割出来的芯片上，然后将芯片安装到电路板上。例如，专利文献1提出了一种手段，当在这种半导体器件中使用诸如热硬化树脂等粘合剂将半导体芯片安装到基板上时，该手段能够提高安装可操作性。
[引文列表]
[专利文献]
[专利文献1]：日本专利申请特开JP 2001-250843A
发明内容
[要解决的技术问题]
当涂布热硬化树脂时，如果不能适当地控制在半导体芯片的侧面上爬升的热硬化树脂，则例如可能会导致热硬化树脂渗出到半导体芯片的表面上。另一方面，如果没有充分地涂布热硬化树脂，则可能会让电气连接部露出。
目前期望能够适当地控制在半导体芯片的侧面上爬升的热硬化树脂。
鉴于上述状况，本发明的目的是对在半导体芯片的侧面上爬升的热硬化树脂的适当控制。
[解决问题的技术方案]
根据本发明一个方面的半导体芯片具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部。
根据本发明一个方面的制造方法是由半导体芯片制造装置执行的制造方法：其中，利用所述装置来制造如下的半导体芯片，所述半导体芯片具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部，并且其中，利用所述装置通过在内部聚集激光来形成所述多个凹部。
在根据本发明一个方面的半导体芯片中，该半导体芯片具有带状区域，该带状区域包括该半导体芯片的侧面上的多个凹部。
在根据本发明一个方面的制造方法中，制造出上述半导体芯片。
附图说明
图1是示出了半导体器件的构造示例的图。
图2是示出了半导体器件的构造示例的图。
图3是用于说明底部填充物如何爬升的图。
图4是用于说明底部填充物如何爬升的图。
图5是用于说明底部填充物如何爬升的图。
图6是根据本发明一个实施方案的半导体芯片的构造的图。
图7是用于说明底部填充物的爬升量的控制的图。
图8是用于说明如何使半导体芯片的尺寸小型化的图。
图9是底部填充物坑槽区域的构造示例的图。
图10是底部填充物坑槽区域的构造示例的图。
图11是底部填充物坑槽区域的构造示例的图。
图12是底部填充物坑槽区域的构造示例的图。
图13是底部填充物坑槽区域的构造示例的图。
图14是用于说明如何形成底部填充物坑槽区域的图。
图15是用于说明激光照射的图。
具体实施方式
在下文中，将说明用于实施本发明的方案(在下文中，被称为“实施方案”)。
<半导体器件的构造>
图1是半导体器件的构造示例的图。例如，通过将晶圆单片化而得到的半导体芯片11被安装在诸如印刷电路板等基板12上。为了将半导体芯片11和基板12电气连接，在半导体芯片11上形成有电极13，并且在基板12上设置有电路图案14。
半导体芯片11的电极13和基板12的电路图案14通过突起电极(凸块)15连接起来。电极13、电路图案14和突起电极15由诸如金、铝、铜等具有良好导电性的材料制成。电极13、电路图案14和突起电极15这个部分视情况也会被称为电气连接部。这里，让半导体芯片11和基板12通过电气连接部彼此连接起来的器件将被描述为半导体器件21。
如图2所示，被称为底部填充物(underfill)16的密封树脂被涂布在半导体芯片11和基板12之间的间隙中，以便防止由于半导体器件21上的从外部施加来的冲击或应力而导致电气连接部遭到损坏或者防止由于湿度而导致电气连接部劣化，并且提高连接可靠性。由于底部填充物16的涂布，就确保了电气连接部受到保护。
参见图3至图5，将说明如何控制底部填充物16的爬升。图3是图2所示的半导体芯片11以及半导体芯片11的侧面的一部分的放大图。如图3中的放大图(图3中右侧部分)所示，半导体芯片11具有厚度D1，并且底部填充物16在半导体芯片11的侧面上的爬升高度为D2。
如图3所示，底部填充物16的爬升高度D2优选处于半导体芯片11的厚度D1之内。如图4所示，如果高度D2变得大于厚度D1，那么底部填充物16就爬升到了半导体芯片11的上表面(形成有电极13的一侧是下表面)，半导体器件21的特性就会受到损害。
如图5所示，如果底部填充物16爬升太低而没有到达半导体芯片11的下表面，换句话说，如果在半导体芯片11和基板12之间的间隙中没有充分地填充有底部填充物16，那么电气连接部就可能部分地露出，这就可能使得对电气连接部的保护性能降低。
底部填充物16的爬升量可能会如图4所示那么多，或者相反可能会如图5所示那么少，换句话说，实现合适的填充(涂布)量是很难的。当半导体器件21的高度被减小时，半导体芯片11具有较小的厚度D2，这使得要想将底部填充物16控制为以适当的量进行涂布甚至是更难的。
＜允许对底部填充物的爬升进行控制的半导体芯片＞
图6中的A是应用了本发明的半导体器件121的在横向方向上观察的构造示例的图。在图6中的A所示的半导体器件121中，与图1中的半导体器件21相同的部分将会由相同的附图标记表示，并且将会省略它们的说明。
图6中的A所示的半导体器件121的半导体芯片111具有如图6中的B和C所示的底部填充物坑槽区域112。图6中的B和C示出了半导体芯片11的形成有底部填充物坑槽区域112的区域的放大图。图6中的B示出了在横向方向上观察的侧面，并且图6中的C示出了针对于侧面从正面方向观察的该侧面。
在底部填充物坑槽区域112中形成有多个底部填充物坑槽113。底部填充物坑槽113被形成为在半导体芯片111的侧面上具有规定深度的凹部。形状可以是圆形、椭圆形或矩形。当通过稍后所述的方法来形成时，底部填充物坑槽113具有基本上为椭圆形的形状。
底部填充物坑槽区域112可以形成在半导体芯片111的四个侧面上或者四个侧面之中的两个或三个侧面上。
底部填充物坑槽113的凹部可以具有约在1μm至3μm范围内的厚度。底部填充物坑槽区域112被形成在宽度是半导体芯片111的厚度D1的至少五分之一的区域中。例如，当厚度D1为100μm时，底部填充物坑槽区域112具有至少20μm的宽度(高度)。
如图6中的C所示，多个底部填充物坑槽113以行和列的矩阵排列着，从而形成了带状的底部填充物坑槽区域112。排列于底部填充物坑槽区域112中的底部填充物坑槽113在行方向和列方向上可以是任何数量。
注意，如果底部填充物坑槽113的凹部具有更大的深度或尺寸，那么半导体芯片111的强度可能会劣化。另一方面，如果底部填充物坑槽113的凹部具有较小的深度或尺寸，那么可能无法提供稍后所述的有益效果。因此，底部填充物坑槽113的凹部优选被形成为具有适当的深度和尺寸。
如图7所示，由于设置有底部填充物坑槽区域112，因此在涂布底部填充物16时，就可以通过底部填充物坑槽区域112来控制底部填充物16的爬升。在涂布底部填充物16时，即使为了确保电气连接部不露出而以足够量进行涂布，也可以通过底部填充物坑槽区域112的底部填充物坑槽113来停止底部填充物16的爬升。
由于设置有底部填充物坑槽113，因此在充分地涂布底部填充物16时，过量的底部填充物16就能够被底部填充物坑槽113吸收。半导体芯片11的侧面上具有凹凸不平，这就导致与没有凹凸不平的形状时相比具有更大的摩擦，并且可以通过底部填充物坑槽区域112来停止底部填充物16的爬升。
因此，底部填充物16的爬升高度D2可以被约束在半导体芯片111的厚度D1内，并且底部填充物16的爬升可以被控制。
由于设置有底部填充物坑槽区域112，就允许半导体芯片111具有比传统半导体芯片11更小的尺寸。图8上部所示的半导体芯片11对应于通过针对例如如图1和图2所示的半导体器件21应用了曾经被提出的用于控制底部填充物16的爬升的构造的情况。
在传统的半导体芯片11中，为了控制底部填充物16的爬升，已经提出了在半导体芯片11的侧面上设置有台阶。半导体芯片11的上表面具有宽度L1，并且下表面具有宽度L2。宽度L1是通过宽度L2加上台阶的宽度L3而获得的，换句话说，由宽度L1＝宽度L2+宽度L3+宽度L3表示的关系式成立。已经提出，通过设置有具有宽度L3的台阶，可以防止底部填充物16爬升到台阶的上侧。
图8下部所示的半导体芯片111包括图7所示的底部填充物坑槽区域112。如上所述，由于设置有底部填充物坑槽区域112，就可以控制底部填充物16的爬升，而又由于底部填充物坑槽区域112被设置在半导体芯片111的侧面处，因此就不需要宽度L3。更具体地，如图8下部所示，具有底部填充物坑槽区域112的半导体芯片111的宽度可以是宽度L2。
虽然传统半导体芯片11具有宽度L1，但是与此对照地，具有底部填充物坑槽区域112的半导体芯片111可以被形成为具有宽度L2，这表明，芯片可以至少减小一个宽度L3×2。更具体地，通过应用本发明，可以使得半导体芯片111的尺寸小型化，并且可以使得包括半导体芯片111的半导体器件121的尺寸小型化。
即使当半导体芯片111被形成为较薄时，由于设置有底部填充物坑槽区域112，也能够控制底部填充物16的爬升，这就清楚地表明，也能够使半导体芯片111的尺寸小型化。通过应用本发明，即使在具有100μm以下厚度的半导体芯片111中，也可以控制底部填充物16的爬升，从而可以防止电气连接部露出并且可以适当地保护电气连接部。
当应用本发明时，不再需要如同传统半导体芯片11那样要设置台阶，并且因此能够减小半导体芯片111的面积，这使得可以降低成本。
＜底部填充物坑槽区域的构造示例＞
将说明底部填充物坑槽区域112的构造。图9包括半导体芯片111的形成有底部填充物坑槽区域112的那个面的从正面观察的正视图以及从侧面观察的侧视图。
图9中的箭头表示底部填充物16向上爬升的方向，并且在图9中表示底部填充物16从下侧向上侧爬升。换句话说，该图中的下侧对应于半导体芯片111的下表面，并且上侧对应于半导体芯片111的上表面。这同样适用于图10至图13。
图9所示的底部填充物坑槽区域112a被形成在半导体芯片111的中央附近。底部填充物坑槽区域112a中的底部填充物坑槽113a以m行和n列的矩阵排列着，并且底部填充物坑槽区域112a被形成为具有规定宽度(高度)的带状。以带状形成的底部填充物坑槽区域112a被形成在其中心线处于半导体芯片111的厚度方向上的中央附近的位置处。
图10是底部填充物坑槽区域112的另一构造示例的图。图10所示的底部填充物坑槽区域112b是其中底部填充物坑槽113b以Z字形图案排列着的带状区域。图10所示的底部填充物坑槽区域112b是通过把图9所示的底部填充物坑槽区域112a中的底部填充物坑槽113a变稀疏而获得的。
图9所示的底部填充物坑槽区域112a在列方向上形成有四个底部填充物坑槽113a，而图10所示的底部填充物坑槽区域112b在列方向上形成有两个底部填充物坑槽113b。在图10所示的底部填充物坑槽区域112b的行方向上，底部填充物坑槽113每隔一列形成着。
当例如使用易破裂的基板来形成半导体芯片111时，图10所示的底部填充物坑槽区域112b可以是适用的。例如，当使用GaAs(砷化镓)基板来形成半导体芯片111时，布置有较少数量的底部填充物坑槽113的底部填充物坑槽区域112b可以是适用的。
以这种方式，根据基板的强度，可以将底部填充物坑槽区域112的构造设定为适当的构造。
图11是底部填充物坑槽区域112的另一构造示例的图。图11所示的底部填充物坑槽区域112c具有两级结构，这是与其他底部填充物坑槽区域112的不同之处。图11所示的底部填充物坑槽区域112c包括带状的底部填充物坑槽区域112c-1和带状的底部填充物坑槽区域112c-2。
底部填充物坑槽区域112c-2形成于半导体芯片111的下面侧，并且底部填充物坑槽区域112c-1形成于半导体晶片111的上面侧。在图11所示的示例中，底部填充物坑槽区域112c-2具有三行底部填充物坑槽113c，并且底部填充物坑槽区域112c-1具有一行底部填充物坑槽113c。
底部填充物坑槽区域112c-2位于比底部填充物坑槽区域112c-1更靠近底部填充物16开始向上爬升侧的位置，并且因此形成有更多数量的底部填充物坑槽113。
在图11中，箭头粗细表示可能爬升的底部填充物16的量。如图11所示，底部填充物16在底部填充物坑槽区域112c-2中的爬升量大于在底部填充物坑槽区域112c-1中的爬升量。因此，底部填充物坑槽区域112c-2中的底部填充物坑槽113c的数量被形成得大于底部填充物坑槽区域112c-1中的底部填充物坑槽113c的数量。
籍此，通过将底部填充物坑槽区域112c形成为具有两级，即使在第一级的底部填充物坑槽区域112c-2中未能让底部填充物16的爬升停止，还可以通过底部填充物坑槽区域112c-1来停止。
注意，在图11中，图示了底部填充物坑槽区域112c以两级的方式予以形成的例子，但底部填充物坑槽区域可以形成有两个以上的级数。
图10所示的底部填充物坑槽区域112b的布置可以应用于图11所示的底部填充物坑槽区域112c-1和112c-2中的一者或两者。
图12是底部填充物坑槽区域112的另一构造示例的图。图12所示的形成于半导体芯片111的一面上的底部填充物坑槽区域112d被形成得具有台阶。
在图12中的A所示的示例中，在半导体芯片111的规定侧面中，在该图中的横向方向上的中央部分处以带状形成的底部填充物坑槽区域112d-2比在相对两侧处以带状形成的底部填充物坑槽区域112d-1和底部填充物坑槽区域112d-3位于更高的位置，换言之，更靠近上面的位置。
图12中的箭头粗细表示底部填充物16的涂布量，并且随着箭头变粗而涂布量增多。在图12中的A所示的示例中，在半导体芯片111的侧面的中央附近涂布量是较大的，且在中央附近的两侧处涂布量是较小的。底部填充物16在涂布量较大的区域中比在涂布量较小的区域中爬升得更高。
因此，在图12中的A所示的示例中，底部填充物16的涂布量较大的位于中央附近的底部填充物坑槽区域112d-2被形成在较高位置(更靠近上面)，并且底部填充物16的涂布量较小的位于两侧的底部填充物坑槽区域112d-1和112d-3被形成在较低位置(更靠近下面)。
在图12中的B所示的示例中，在半导体芯片111的侧面中，在中央附近涂布量是较小的，并且在中央附近的两侧处涂布量是较大的。在图12中的B所示的示例中，底部填充物16的涂布量较小的位于中央附近的底部填充物坑槽区域112d-2被形成在较低位置(更靠近下面)，并且底部填充物16的涂布量较大的位于两侧的底部填充物坑槽区域112d-1和112d-3被形成在较高位置(更靠近上面)。
以这种方式，根据底部填充物16的涂布量的可变性，可以使底部填充物坑槽区域112d的形成位置有所不同。
注意，即使在底部填充物坑槽区域112d被形成得有台阶的情况下，当在行(横向)方向上观察时，至少在一行中连续地形成有底部填充物坑槽113d。在图12所示的示例中，示出了在两行中连续地形成有底部填充物坑槽113d的例子。更具体地，底部填充物坑槽113d被排列为使得由于底部填充物坑槽113d的间隔增加而不存在底部填充物16泄漏的位置。
图10所示的底部填充物坑槽区域112b的布置可以应用于图12所示的底部填充物坑槽区域112d-1至112d-3中的至少一者。
图11所示的底部填充物坑槽区域112c的布置可以应用于图12所示的底部填充物坑槽区域112d-1至112d-3中的至少一者，使得底部填充物坑槽区域112d可以以多级来形成。
与图12所示的示例相似，在图13所示的示例中，可以根据底部填充物16的涂布量而使底部填充物坑槽区域112e的位置有所不同。
在图13中的A所示的示例中，在半导体芯片111的侧面中从一端到中央附近，底部填充物16的涂布量是逐渐增加的，并且然后从中央附近到另一端，底部填充物16的涂布量是逐渐减少的。底部填充物坑槽区域112e的形成位置根据底部填充物16的涂布量来设定。
如图13中的A所示，在底部填充物16的涂布量从一端到中央附近逐渐增加的区域中，带状底部填充物坑槽区域112e-1被形成为使得底部填充物坑槽113e倾斜向上排列着。在半导体芯片111的侧面的中央附近，形成没有倾斜的带状底部填充物坑槽区域112e-2。
在底部填充物16的涂布量从中央附近到另一端逐渐减少的区域中，带状底部填充物坑槽区域112e-3被形成为使得底部填充物坑槽113e倾斜向下排列着。
在图13中的B所示的示例中，底部填充物16的涂布量在半导体芯片111的侧面的相对两端处更大，并且从各端到中央附近底部填充物16的涂布量是逐渐减少的。
如图13中的B所示，在底部填充物16的涂布量从一端到中央附近逐渐减少的区域中，带状底部填充物坑槽区域112e-1被形成为使得底部填充物坑槽113e倾斜向下排列着。
在半导体芯片111的侧面的中央附近，形成没有倾斜的带状底部填充物坑槽区域112e-2。在底部填充物16的涂布量从中央附近到另一端逐渐增加的区域中，带状底部填充物坑槽区域112e-3被形成为使得底部填充物坑槽113e倾斜向上排列着。
以这种方式，根据底部填充物16的涂布量的缓慢可变性，底部填充物坑槽区域112e的位置可以缓慢变化。
图10所示的底部填充物坑槽区域112b的布置可以应用于图13所示的底部填充物坑槽区域112e-1至112e-3中的至少一者。
图11所示的底部填充物坑槽区域112c的布置可以应用于图13所示的底部填充物坑槽区域112e-1至112e-3中的至少一者，使得底部填充物坑槽区域112e可以以多级来形成。
<底部填充物坑槽区域的形成>
参见图14，将说明具有底部填充物坑槽区域112的半导体芯片111和包括半导体芯片111的半导体器件121的制造步骤。
在步骤S1中，制备包括突起电极15的基板211。基板211将会被单片化为半导体芯片111，并且可以使用硅基板。
将切割带212粘贴到基板211。在切割位置处用激光221照射基板。切割位置对应于单片化之后在半导体芯片111中要成为侧面的位置。在用激光221照射之后，在半导体芯片111的侧面上形成底部填充物坑槽113，并且形成底部填充物坑槽区域112。
参见图15，将说明如何通过激光221的照射来形成底部填充物坑槽113。激光221通过聚焦透镜222被引导到基板211上。激光221以内部聚光的方式被照射到基板211中的规定位置P1处。激光221可以使用波长在红外区域中的YAG激光器来发射。激光221可以是脉冲型激光。
当提高激光221的输出强度时，在内部聚光位置P1处聚集的激光的一部分泄漏到位置P1后方。位置P1后方的位置在图15中的下侧，并且在图14中更靠近切割带212侧。粘贴有切割带212的一侧将会成为单片化之后的半导体芯片111的上表面侧。
通过泄漏到内部聚光位置P1后方的激光221来形成底部填充物坑槽113。可以通过激光221的强度来控制将要在列方向上形成的底部填充物坑槽113的数量。
激光221的内部聚光位置P1与将要在列方向上形成的多个底部填充物坑槽113中的最初的底部填充物坑槽113的位置相关，或者换句话说，与带状的底部填充物坑槽区域112的一端侧的位置相关。当控制内部聚光位置P1时，就可以控制用于形成底部填充物坑槽区域112的区域的位置。
当形成图9所示的底部填充物坑槽区域112a时，可以通过在不改变激光221的聚光位置P1和激光强度的情况下照射激光221来形成带状底部填充物坑槽区域112。
当形成图10所示的底部填充物坑槽区域112b时，激光221的聚光位置P1可以按每列予以改变，从而可以形成带状的底部填充物坑槽区域112。当形成底部填充物坑槽区域112b时，可以不改变激光221的强度。
当形成图11所示的底部填充物坑槽区域112c时，将激光221的聚光位置P1设定为想要形成第一级的底部填充物坑槽区域112c-2的位置，并且将激光221照射到该位置。然后，将激光221的聚光位置P2设定为想要形成第二级的底部填充物坑槽区域112c-1的位置，并且将激光221照射到该位置。激光221的用于形成第一级的底部填充物坑槽区域112c-2时的强度比用于形成第二级的底部填充物坑槽区域112c-1时的强度更大。
当形成图12所示的底部填充物坑槽区域112d时，通过将用于形成底部填充物坑槽区域112d-1和112d-3的聚光位置P1和用于形成底部填充物坑槽区域112d-2的聚光位置P2设定为不同的位置，并且将激光221照射到这些位置上，就可以形成底部填充物坑槽区域112d。
当形成图13所示的底部填充物坑槽区域112e时，用于形成底部填充物坑槽区域112e-1和112e-3的聚光位置P1是逐列变化的，并且将激光221照射到该位置，另外，将用于形成底部填充物坑槽区域112e-2的聚光位置P2设定为与聚光位置P1不同的位置，并且将激光221照射到聚光位置P2上，由此可以形成底部填充物坑槽区域112e。
以这种方式，通过适当地设定激光221的强度及其聚光位置，就可以形成底部填充物坑槽区域112。
如上所述，在步骤S1中(图14)形成了底部填充物坑槽区域112。在步骤S2和步骤S3中通过使切割带212延伸，使得裂缝以底部填充物坑槽区域112作为起点而延伸到前表面和后表面，进而将基板211分割。通过分割，将基板211单片化为半导体芯片111。
在步骤S4中，通过针销213分别顶起并拾取被分割的各个半导体芯片111，并且在步骤S5中将各个半导体芯片111安装在基板12上，且与基板12电气连接。
在步骤S6中，例如，使用分配器将底部填充物16涂布在半导体芯片111和基板12之间的间隙中，并且可以在烘箱中固化。
以这种方式，生产出了具有底部填充物坑槽区域112的半导体芯片111，并且涂布了底部填充物16。如上所述，底部填充物坑槽区域112可以在形成作为分割的起点的层时而被形成，并且因此可以在不增加步骤数量的情况下形成该区域。
例如，半导体芯片111可以用作图像传感器的芯片。本发明可以应用于使用图像传感器进行距离测量的测距设备。
本文所公开的有益效果仅仅是示例，而不是旨在作为限制，并且还可以提供其他有益效果。
注意，本发明的实施方案不限于上述实施方案，并且可以在不脱离本发明的主旨的情况下进行各种变形。
注意，本发明还可以具有如下技术方案。
(1)一种半导体芯片，具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部。
(2)根据(1)所述的半导体芯片，其中，所述凹部以行和列的矩阵排列于所述半导体芯片的所述侧面上。
(3)根据(1)所述的半导体芯片，其中，所述凹部以Z字形图案排列于所述带状区域中。
(4)根据(1)至(3)中任一项所述的半导体芯片，其中，设置有至少两个所述带状区域。
(5)根据(1)至(4)中任一项所述的半导体芯片，其中，针对所述侧面的相对两端和所述侧面的中央附近，所述带状区域形成于不同位置处。
(6)根据(1)至(4)中任一项所述的半导体芯片，其中，所述带状区域部分地是倾斜的。
(7)根据(1)至(4)中任一项所述的半导体芯片，其中，所述带状区域在所述侧面上的位置是根据底部填充物的涂布量来设定的。
(8)根据(1)至(7)中任一项所述的半导体芯片，其中，所述带状区域形成于所述侧面的中央附近。
(9)根据(1)至(8)中任一项所述的半导体芯片，其中，所述多个凹部各者的深度为1μm至3μm。
(10)根据(1)至(9)中任一项所述的半导体芯片，其中，所述带状区域的宽度是所述半导体芯片的厚度的至少五分之一。
(11)根据(1)至(10)中任一项所述的半导体芯片，其中，所述半导体芯片的厚度小于100μm。
(12)一种由半导体芯片制造装置执行的制造方法，其中，
利用所述装置制造如下的半导体芯片：所述半导体芯片具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部，并且
利用所述装置通过在内部聚焦激光形成所述多个凹部。
[附图标记列表]
11 半导体芯片
12 基板
13 电极
14 电路图案
15 突起电极
16 底部填充物
21 半导体器件
111 半导体芯片
112 底部填充物坑槽区域
113 底部填充物坑槽
121 半导体器件
211 基板
212 切割带
213 针销
221 激光
222 聚焦透镜

Claims (12)

1.半导体芯片，具有：
带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部。
2.根据权利要求1所述的半导体芯片，其中，所述多个凹部以行和列的矩阵排列于所述半导体芯片的所述侧面上。
3.根据权利要求1所述的半导体芯片，其中，所述多个凹部以Z字形图案排列于所述带状区域中。
4.根据权利要求1所述的半导体芯片，其中，设置有至少两个所述带状区域。
5.根据权利要求1所述的半导体芯片，其中，针对所述侧面的中央附近和所述侧面的相对两端，所述带状区域形成于不同位置处。
6.根据权利要求1所述的半导体芯片，其中，所述带状区域部分地是倾斜的。
7.根据权利要求1所述的半导体芯片，其中，所述带状区域在所述侧面上的位置是根据底部填充物的涂布量来设定的。
8.根据权利要求1所述的半导体芯片，其中，所述带状区域形成于所述侧面的中央附近。
9.根据权利要求1所述的半导体芯片，其中，所述多个凹部各者的深度为1μm至3μm。
10.根据权利要求1所述的半导体芯片，其中，所述带状区域的宽度是所述半导体芯片的厚度的至少五分之一。
11.根据权利要求1所述的半导体芯片，其中，所述半导体芯片的厚度小于100μm。
12.由半导体芯片制造装置执行的制造方法，其中，
利用所述装置制造如下的半导体芯片：所述半导体芯片具有带状区域，所述带状区域包括所述半导体芯片的侧面上的多个凹部，并且
利用所述装置通过在内部聚集激光来形成所述多个凹部。
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