CN116093160A - 改善沟槽底部栅氧耐压性能的mos结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000009271 trench method Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 13
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 91
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
本发明提供一种改善沟槽底部栅氧耐压性能的MOS结构，包括：衬底，在衬底上形成外延层，在外延层上形成有沟槽，之后在衬底上形成覆盖沟槽的第一氧化层；在沟槽底部的第一氧化层上形成有U型的刻蚀停止层，在刻蚀停止层上形成有填充凹槽底部的第二氧化层，在刻蚀停止层和第二氧化层上形成有填充剩余凹槽的栅极结构；形成于外延层中要制造的器件的掺杂区；形成于外延层的表面上的，要制造的器件的导电接触结构，其中导电接触结构电接触掺杂区。本发明改善了沟槽底部的栅氧耐压性能，提高了器件性能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种改善沟槽底部栅氧耐压性能的MOS结构及其制造方法。
背景技术
碳化硅器件作为第三代半导体材料中的代表，已经逐渐成为电力电子领域中不可或缺的主流产品，其宽禁带、高导热性等特性对降低功率器件Ron、提升击穿电压、增加器件电流密度都有着重要的作用。
碳化硅器件主要应用在高压大功率领域，可以在车用主驱逆变器、车用充电等领域中很用的应用，能提升系统效率、降低电池成本。
然而，在制作沟槽MOS结构的时候，更强的击穿场强，会带来沟槽底部栅氧耐压性能降低，并且，SiC形成氧化膜的过程本身要比在硅中更难，易产生杂质，极易造成栅氧耐压失效。
为解决上述问题，需要提出一种新型的改善沟槽底部栅氧耐压性能的MOS结构及其制造方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善沟槽底部栅氧耐压性能的MOS结构及其制造方法，用于解决现有技术中在制作沟槽MOS结构的时候，更强的击穿场强，会带来沟槽底部栅氧耐压性能降低，并且，SiC形成氧化膜的过程本身要比在硅中更难，易产生杂质，极易造成栅氧耐压失效的问题。
为实现上述目的及其他相关目的，本发明提供一种改善沟槽底部栅氧耐压性能的MOS结构，包括：
衬底，在所述衬底上形成外延层，在所述外延层上形成有沟槽，之后在所述衬底上形成覆盖所述沟槽的第一氧化层；
在所述沟槽底部的第一氧化层上形成有U型的刻蚀停止层，在所述刻蚀停止层上形成有填充所述凹槽底部的第二氧化层，在所述刻蚀停止层和所述第二氧化层上形成有填充剩余凹槽的栅极结构；
形成于所述外延层中要制造的器件的掺杂区；
形成于所述外延层的表面上的，所述要制造的器件的导电接触结构，其中所述导电接触结构电接触所述掺杂区。
优选地，所述衬底为碳化硅衬底。
优选地，所述外延层为掺杂后的碳化硅。
优选地，所述第一、二氧化层的材料均为二氧化硅。
优选地，所述刻蚀停止层的材料为氮化硅。
优选地，所述栅极结构为多晶硅栅极。
优选地，所述导电接触结构包括形成于所述衬底正面所述掺杂区电接触的金属互连层、形成于所述衬底背面的金属层。
本发明还提供一种改善沟槽底部栅氧耐压性能的MOS结构的制造方法，包括：
步骤一、提供衬底，在所述衬底上形成有外延层，在所述外延层上形成有沟槽，之后在所述衬底上形成覆盖所述沟槽的第一氧化层以及位于所述第一氧化层上的刻蚀停止层；
步骤二、在刻蚀停止层上形成填充沟槽的第二氧化层，之后回刻蚀所述第二氧化层，使得部分所述第二氧化层保留在所述沟槽的底部，所述第二氧化层上方的所述刻蚀停止层裸露；
步骤三、去除裸露的所述刻蚀停止层，之后在剩余的所述沟槽中形成栅极结构；
步骤四、在所述外延层中形成要制造的器件的掺杂区；在所述外延层的表面上，形成所述要制造的器件的导电接触结构，其中所述导电接触结构电接触所述掺杂区。
优选地，步骤二中所述回刻蚀的方法为干法刻蚀。
优选地，步骤三中利用湿法刻蚀的方法去除裸露的所述刻蚀停止层。
如上所述，本发明的改善沟槽底部栅氧耐压性能的MOS结构及其制造方法，具有以下
有益效果：
本发明改善了沟槽底部的栅氧耐压性能，提高了器件性能。
附图说明
图1显示为本发明的外延层及其上的沟槽结构示意图；
图2显示为本发明的形成第二氧化层示意图；
图3显示为本发明的回刻蚀第二氧化层示意图；
图4显示为本发明的去除裸露的刻蚀阻挡层示意图；
图5显示为本发明的形成栅极结构示意图；
图6显示为本发明的形成掺杂区示意图；
图7显示为本发明的形成导电接触结构示意图；
图8显示为本发明的工艺流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图7，本发明提供一种改善沟槽底部栅氧耐压性能的MOS结构，包括：
衬底(图中未示出)，在衬底上形成外延层101，在外延层101上形成有沟槽，之后在衬底上形成覆盖沟槽的第一氧化层102；
在本发明的实施例中，衬底为碳化硅衬底，衬底通过掺杂形成为P型衬底或N型衬底。
在本发明的实施例中，外延层101为掺杂后的碳化硅，外延层101的掺杂类型由衬底类型决定，例如P型衬底上形成N型外延层101或N型衬底上形成P型外延层101。
在沟槽底部的第一氧化层102上形成有U型的刻蚀停止层103，在刻蚀停止层103上形成有填充凹槽底部的第二氧化层104，在刻蚀停止层103和第二氧化层104上形成有填充剩余凹槽的栅极结构105；
在本发明的实施例中，第一、二氧化层的材料均为二氧化硅。
在本发明的实施例中，刻蚀停止层103的材料为氮化硅。
在本发明的实施例中，栅极结构105为多晶硅栅极。
形成于外延层101中要制造的器件的掺杂区106，例如形成N阱或P阱；
形成于外延层101的表面上的，要制造的器件的导电接触结构107，其中导电接触结构107电接触掺杂区106。
在本发明的实施例中，导电接触结构107包括形成于衬底正面掺杂区106电接触的金属互连层、形成于衬底背面的金属层，衬底背面的金属层需要进行减薄处理。通常可在外延层101上形成层间介质层；刻蚀层间介质层形成与第一氧化层102连通的接触孔；以例如钨等导电金属填充接触孔，之后形成与接触孔处电性连接的金属互连层，金属互连层可以是铜互连、铝互连等本领域技术人员已知的金属互连工艺。
请参阅图8，本发明还提供一种改善沟槽底部栅氧耐压性能的MOS结构的制造方法，包括：
步骤一、提供衬底，在衬底上形成有外延层101，在外延层101上形成有沟槽，之后在衬底上形成覆盖沟槽的第一氧化层102以及位于第一氧化层102上的刻蚀停止层103，形成如图1所示的结构；
在本发明的实施例中，步骤一中的衬底为碳化硅衬底，衬底通过掺杂形成为P型衬底或N型衬底。
在本发明的实施例中，步骤一中的外延层101为掺杂后的碳化硅，外延层101的掺杂类型由衬底类型决定，例如P型衬底上形成N型外延层101或N型衬底上形成P型外延层101。
在本发明的实施例中，步骤一中的刻蚀停止层103的材料为氮化硅。
步骤二、在刻蚀停止层103上形成填充沟槽的第二氧化层104，形成如图2所示的结构，之后回刻蚀第二氧化层104，使得部分第二氧化层104保留在沟槽的底部，第二氧化层104上方的刻蚀停止层103裸露，形成如图3所示的结构；
在本发明的实施例中，步骤一、二中的第一、二氧化层的材料均为二氧化硅。
在本发明的实施例中，步骤二中回刻蚀的方法为干法刻蚀。
步骤三、去除裸露的刻蚀停止层103，形成如图4所示的结构，之后在剩余的沟槽中形成栅极结构105，形成如图5所示的结构；
在本发明的实施例中，步骤三中栅极结构105为多晶硅栅极。
在本发明的实施例中，步骤三中利用湿法刻蚀的方法去除裸露的刻蚀停止层103。
步骤四、在外延层101中形成要制造的器件的掺杂区106，形成如图6所示的结构；在外延层101的表面上，形成要制造的器件的导电接触结构107，其中导电接触结构107电接触掺杂区106，形成如图7所示的结构，例如形成N阱或P阱。
在本发明的实施例中，步骤四中导电接触结构107包括形成于衬底正面掺杂区106电接触的金属互连层、形成于衬底背面的金属层，衬底背面的金属层需要进行减薄处理。通常可在外延层101上形成层间介质层；刻蚀层间介质层形成与第一氧化层102连通的接触孔；以例如钨等导电金属填充接触孔，之后形成与接触孔处电性连接的金属互连层，金属互连层可以是铜互连、铝互连等本领域技术人员已知的金属互连工艺。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明改善了沟槽底部的栅氧耐压性能，提高了器件性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种改善沟槽底部栅氧耐压性能的MOS结构，其特征在于，包括：
衬底，在所述衬底上形成外延层，在所述外延层上形成有沟槽，之后在所述衬底上形成覆盖所述沟槽的第一氧化层；
在所述沟槽底部的第一氧化层上形成有U型的刻蚀停止层，在所述刻蚀停止层上形成有填充所述凹槽底部的第二氧化层，在所述刻蚀停止层和所述第二氧化层上形成有填充剩余凹槽的栅极结构；
形成于所述外延层中要制造的器件的掺杂区；
形成于所述外延层的表面上的，所述要制造的器件的导电接触结构，其中所述导电接触结构电接触所述掺杂区。
2.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述衬底为碳化硅衬底。
3.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述外延层为掺杂后的碳化硅。
4.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述第一、二氧化层的材料均为二氧化硅。
5.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述刻蚀停止层的材料为氮化硅。
6.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述栅极结构为多晶硅栅极。
7.根据权利要求1所述的改善沟槽底部栅氧耐压性能的MOS结构，其特征在于：所述导电接触结构包括形成于所述衬底正面所述掺杂区电接触的金属互连层、形成于所述衬底背面的金属层。
8.根据权利要求1至7仍一项所述的改善沟槽底部栅氧耐压性能的MOS结构的制造方法，其特征在于，至少包括：
步骤一、提供衬底，在所述衬底上形成有外延层，在所述外延层上形成有沟槽，之后在所述衬底上形成覆盖所述沟槽的第一氧化层以及位于所述第一氧化层上的刻蚀停止层；
步骤二、在刻蚀停止层上形成填充沟槽的第二氧化层，之后回刻蚀所述第二氧化层，使得部分所述第二氧化层保留在所述沟槽的底部，所述第二氧化层上方的所述刻蚀停止层裸露；
步骤三、去除裸露的所述刻蚀停止层，之后在剩余的所述沟槽中形成栅极结构；
步骤四、在所述外延层中形成要制造的器件的掺杂区；在所述外延层的表面上，形成所述要制造的器件的导电接触结构，其中所述导电接触结构电接触所述掺杂区。
9.根据权利要求8所述的改善沟槽底部栅氧耐压性能的MOS结构的制造方法，其特征在于：步骤二中所述回刻蚀的方法为干法刻蚀。
10.根据权利要求8所述的改善沟槽底部栅氧耐压性能的MOS结构的制造方法，其特征在于：步骤三中利用湿法刻蚀的方法去除裸露的所述刻蚀停止层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211522322.3A CN116093160A (zh) | 2022-11-30 | 2022-11-30 | 改善沟槽底部栅氧耐压性能的mos结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211522322.3A CN116093160A (zh) | 2022-11-30 | 2022-11-30 | 改善沟槽底部栅氧耐压性能的mos结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116093160A true CN116093160A (zh) | 2023-05-09 |
Family
ID=86199987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211522322.3A Pending CN116093160A (zh) | 2022-11-30 | 2022-11-30 | 改善沟槽底部栅氧耐压性能的mos结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116093160A (zh) |
-
2022
- 2022-11-30 CN CN202211522322.3A patent/CN116093160A/zh active Pending
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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