CN116072532A - 半导体器件的制备方法 - Google Patents
半导体器件的制备方法 Download PDFInfo
- Publication number
- CN116072532A CN116072532A CN202310322792.3A CN202310322792A CN116072532A CN 116072532 A CN116072532 A CN 116072532A CN 202310322792 A CN202310322792 A CN 202310322792A CN 116072532 A CN116072532 A CN 116072532A
- Authority
- CN
- China
- Prior art keywords
- substrate
- oxide layer
- gate structure
- semiconductor device
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 101
- 230000008569 process Effects 0.000 claims abstract description 70
- 239000002184 metal Substances 0.000 claims abstract description 69
- 229910052751 metal Inorganic materials 0.000 claims abstract description 69
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 48
- 238000000137 annealing Methods 0.000 claims abstract description 42
- 238000001312 dry etching Methods 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000007789 gas Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种半导体器件的制备方法，包括：提供衬底，衬底上形成有栅极结构；形成第一氧化层覆盖衬底的表面及栅极结构的顶部，且部分第一氧化层位于栅极结构的侧边缘的下方；执行第一干法刻蚀工艺刻蚀去除衬底表面及栅极结构顶部的第一氧化层，保留位于栅极结构的侧边缘的下方的第一氧化层作为隔离物；形成金属层覆盖衬底及栅极结构的表面；以及，执行退火工艺以在衬底的表面及栅极结构的顶部形成金属硅化物，隔离物用于隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触。本发明能够有效防止沟道电阻增加，从而提高器件的电性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法。
背景技术
在半导体器件的制备工艺中，形成栅极结构、源区和漏区后，为了降低互连工艺中的接触电阻，会先在源区、漏区及栅极结构上形成金属硅化物。形成金属硅化物的步骤是先形成金属层覆盖衬底及栅极结构，然后执行二道退火工艺，以在源区、漏区及栅极结构上形成金属硅化物。在进行第一退火工艺时，金属向衬底内扩散形成金属硅化物；在进行更高温度的第二退火工艺时，衬底中的硅向金属硅化物内扩散；即在第一退火工艺时金属是主要扩散物，金属进入界面与衬底反应，但在第二退火工艺时衬底中的硅是主要扩散物，硅向金属硅化物内快速扩散。
图1为现有技术中半导体器件存在空洞的电镜图。请参考图1，当第二退火工艺中硅向金属硅化物内快速扩散时，容易在栅极结构的侧边缘下方的衬底中形成空洞（图中白色圆形虚框所示），此空洞会导致沟道电阻增加，所需的驱动电流变小，影响器件的电性能。
发明内容
本发明的目的在于提供一种半导体器件的制备方法，能够有效防止沟道电阻增加，从而提高器件的电性能。
为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：
提供衬底，所述衬底上形成有栅极结构；
形成第一氧化层覆盖所述衬底的表面及所述栅极结构的顶部，且部分所述第一氧化层位于所述栅极结构的侧边缘的下方；
执行第一干法刻蚀工艺刻蚀去除所述衬底表面及所述栅极结构顶部的第一氧化层，保留位于所述栅极结构的侧边缘的下方的第一氧化层作为隔离物；
形成金属层覆盖所述衬底及所述栅极结构的表面；以及，
执行退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物，所述隔离物用于隔离所述衬底的表面的金属硅化物的至少部分侧面与所述衬底接触。
可选的，采用热氧化工艺形成所述第一氧化层。
可选的，所述第一氧化层的厚度为80埃~100埃。
可选的，所述第一干法刻蚀工艺的刻蚀气体包括CH4和H2，CH4和H2的气体流量比包括7:3、3:2或1:1。
可选的，所述第一干法刻蚀工艺的刻蚀时间为2秒~5秒。
可选的，所述栅极结构包括栅氧化层、栅极多晶硅层及侧墙，所述栅氧化层及所述栅极多晶硅层依次堆叠于所述衬底上，所述侧墙覆盖所述栅极多晶硅层及所述栅氧化层的侧面，部分所述第一氧化层位于所述侧墙的下方。
可选的，执行所述退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物的步骤包括：
执行第一退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物，所述隔离物用于隔离所述衬底的表面的金属硅化物的至少部分侧面与所述衬底接触；
执行第二退火工艺以降低所述金属硅化物的阻值。
可选的，所述第一退火工艺的退火温度为400摄氏度~600摄氏度，所述第二退火工艺的退火温度大于700摄氏度。
可选的，所述金属硅化物包括硅化钴。
可选的，所述衬底包括第一区域和第二区域，所述栅极结构位于所述第一区域上，在形成第一氧化层覆盖所述衬底的表面及所述栅极结构的顶部之前，还包括：
形成第二氧化层覆盖所述第一区域和所述第二区域；
执行第二干法刻蚀工艺刻蚀去除所述第一区域上部分厚度的第二氧化层；以及，
执行湿法刻蚀工艺刻蚀去除所述第一区域上剩余厚度的第二氧化层，保留所述第二区域上的第二氧化层。
在本发明提供的半导体器件的制备方法中，提供衬底，衬底上形成有栅极结构；形成第一氧化层覆盖衬底的表面及栅极结构的顶部，且部分第一氧化层位于栅极结构的侧边缘的下方；执行第一干法刻蚀工艺刻蚀去除衬底表面及栅极结构顶部的第一氧化层，保留位于栅极结构的侧边缘的下方的第一氧化层作为隔离物；形成金属层覆盖衬底及栅极结构的表面；以及，执行退火工艺以在衬底的表面及栅极结构的顶部形成金属硅化物，隔离物用于隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触。本发明中保留栅极结构的侧边缘的下方的第一氧化层作为隔离物，在形成金属层执行退火工艺时，先金属向衬底内扩散形成金属硅化物，后衬底向金属硅化物内扩散，由于隔离物隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触，使得衬底不易快速扩散至金属硅化物内以避免在衬底中形成空洞，因此能够有效防止沟道电阻增加，从而提高器件的电性能。
附图说明
图1为现有技术中半导体器件存在空洞的电镜图。
图2为本发明一实施例提供的半导体器件的制备方法的流程图。
图3为本发明一实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图。
图4为本发明一实施例提供的半导体器件的制备方法中形成第二氧化层后的剖面示意图。
图5为本发明一实施例提供的半导体器件的制备方法中去除部分厚度的第二氧化层后的剖面示意图。
图6为本发明一实施例提供的半导体器件的制备方法中去除剩余厚度的第二氧化层后的剖面示意图。
图7为本发明一实施例提供的半导体器件的制备方法中形成第一氧化层后的剖面示意图。
图8为本发明一实施例提供的半导体器件的制备方法中保留残留物后的剖面示意图。
图9为本发明一实施例提供的半导体器件的制备方法中形成金属层后的剖面示意图。
图10为本发明一实施例提供的半导体器件的制备方法中形成金属硅化物后的剖面示意图。
其中，附图标记为：
10-衬底；11-第一区域；12-掺杂区；20-栅极结构；21-栅极多晶硅层；22-侧墙；23-栅氧化层；30-第二氧化层；40-第一氧化层；42-隔离物；50-金属层；52-金属硅化物。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
图2为本实施例提供的半导体器件的制备方法的流程图。请参考图2，本发明提供了一种半导体器件的制备方法，包括：
步骤S1：提供衬底，衬底上形成有栅极结构；
步骤S2：形成第一氧化层覆盖衬底的表面及栅极结构的顶部，且部分第一氧化层位于栅极结构的侧边缘的下方；
步骤S3：执行第一干法刻蚀工艺刻蚀去除衬底表面及栅极结构顶部的第一氧化层，保留位于栅极结构的侧边缘的下方的第一氧化层作为隔离物；
步骤S4：形成金属层覆盖衬底及栅极结构的表面；
步骤S5：执行退火工艺以在衬底的表面及栅极结构的顶部形成金属硅化物，隔离物用于隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触。
图3为本实施例提供的半导体器件的制备方法中提供衬底后的剖面示意图。图4为本实施例提供的半导体器件的制备方法中形成第二氧化层后的剖面示意图。图5为本实施例提供的半导体器件的制备方法中去除部分厚度的第二氧化层后的剖面示意图。图6为本实施例提供的半导体器件的制备方法中去除剩余厚度的第二氧化层后的剖面示意图。图7为本实施例提供的半导体器件的制备方法中形成第一氧化层后的剖面示意图。图8为本实施例提供的半导体器件的制备方法中保留残留物后的剖面示意图。图9为本实施例提供的半导体器件的制备方法中形成金属层后的剖面示意图。图10为本实施例提供的半导体器件的制备方法中形成金属硅化物后的剖面示意图。下面结合图3~10对本实施例提供的半导体器件的制备方法进行详细说明。
请参考图3，执行步骤S1：提供衬底10，衬底10的材质优选为硅，还可为包括硅、锗、镓、氮或碳中的一种或多种。衬底10包括第一区域11和第二区域（图中为第一区域11，第二区域未示出），衬底10上形成有栅极结构20（第一区域上形成有栅极结构20），栅极结构20包括栅极多晶硅层21、侧墙22及栅氧化层23，其中栅氧化层23和栅极多晶硅层21依次堆叠于衬底10上，侧墙22覆盖栅极多晶硅层21及栅氧化层23的侧面；栅极结构20两侧的衬底10中均形成有掺杂区12，栅极结构20两侧的掺杂区12分别作为漏区和源区。
进一步地，由于第二区域不需要形成金属硅化物，因此需要形成第二氧化层作为掩模遮住第二区域。具体的，请参考图4，采用化学气相沉积工艺形成第二氧化层30覆盖第一区域11和第二区域（即覆盖衬底10及栅极结构20的表面），第二氧化层30的厚度优选大于300埃，不限于此厚度；请参考图5，执行第二干法刻蚀工艺刻蚀去除第一区域11上部分厚度的第二氧化层30（即图中的部分厚度的第二氧化层30），具体的优选刻蚀去除80%~90%厚度的第二氧化层30，不限于此刻蚀厚度；请参考图6，为了避免干法刻蚀工艺对衬底造成的影响，即执行湿法刻蚀工艺刻蚀去除第一区域11上剩余厚度的第二氧化层30，湿法刻蚀工艺的刻蚀选择比更易控制。因此，实现了第二氧化层作为掩模遮住第二区域。
请参考图7，执行步骤S2：采用热氧化工艺形成第一氧化层40覆盖衬底10的表面及栅极结构20的顶部（栅极多晶硅层21的顶部），且部分第一氧化层40位于栅极结构20的侧边缘的下方，具体是部分第一氧化层40位于侧墙22的下方。热氧化工艺是利用氧气和水在高温下氧化衬底10和栅极多晶硅21，侧墙22的材质一般包括氧化硅和/或氮化硅，因此不会在侧墙22上形成第一氧化层40，而在热氧化工艺氧化过程中，侧墙22下方的部分衬底10也会被氧化，导致部分第一氧化层40位于栅极结构20的侧边缘的下方。在本实施例中，第一氧化层40的厚度优选为80埃~100埃，不限于此厚度。在本实施例中，第一氧化层40一般仅会形成于第一区域11上，因为第二区域的表面具有第二氧化层，采用热氧化工艺形成第一氧化层40难以形成于第二氧化层上。
请参考图8，执行步骤S3：执行第一干法刻蚀工艺刻蚀去除衬底10表面（第一区域11的表面）及栅极结构20顶部的第一氧化层40（栅极多晶硅层21顶部的第一氧化层40），保留位于栅极结构20的侧边缘的下方（侧墙22的下方）的第一氧化层40作为隔离物42。在本实施例中，第一干法刻蚀工艺的刻蚀气体包括CH4和H2，CH4和H2的气体流量比优选为7:3、3:2或1:1，第一干法刻蚀工艺的刻蚀时间优选为2秒~5秒，不限于上述刻蚀气体、气体流量比及刻蚀时间。由于第一干法刻蚀工艺为各向异性刻蚀工艺，第一干法刻蚀工艺仅向下刻蚀，避免侧向刻蚀，第一氧化层40的厚度较薄且刻蚀时间较短，在向下进行刻蚀时，又由于侧墙22的存在，使得侧墙22的下方的第一氧化层40得以保留；并且在向下刻蚀去除第一氧化层40时不需要形成额外的掩模，第一氧化层40的厚度小于第二区域上的第二氧化层的厚度，执行第一干法刻蚀工艺时仅会损失部分厚度的第二氧化层，不会显露出第二区域的衬底；以及，在向下刻蚀时会同步刻蚀去除侧墙22的部分，使得侧墙22的高度降低且侧墙22的顶部与栅极多晶硅层21的顶部大致齐平。
请参考图9，执行步骤S4：形成金属层50覆盖衬底10（第一区域11和第二区域）及栅极结构20的表面（栅极多晶硅层21和侧墙22显露的表面），在本实施例中，金属层50的材质优选为钴，但不限于此材质，还可为镍等。
请参考图10，执行步骤S5：执行退火工艺以在衬底10的表面（第一区域11的表面）及栅极结构20的顶部（栅极多晶硅层21的顶部）形成金属硅化物52，具体的，执行第一退火工艺以在衬底10的表面（第一区域11的表面）及栅极结构20的顶部（栅极多晶硅层21的顶部）形成金属硅化物52，隔离物42用于隔离衬底10的表面的金属硅化物52的至少部分侧面与衬底10接触，由于第二区域上具有第二氧化层，因此不会在第二区域上形成金属硅化物；进而，执行第二退火工艺以降低金属硅化物52的阻值。在本实施例中，第二退火工艺的退火温度高于第一退火工艺的退火温度，针对钴（Co）金属，第一退火工艺的退火温度优选为400摄氏度~600摄氏度，第二退火工艺的退火温度优选大于700摄氏度。在进行第一退火工艺时，金属向衬底10内扩散形成金属硅化物52，如形成CoSi；在进行更高温度的第二退火工艺时，衬底10中的硅向金属硅化物52内扩散，如在更高温度下CoSi 转化形成CoSi2；即在第一退火工艺时金属是主要扩散物，金属进入界面与衬底10反应，但在第二退火工艺时CoSi 转化CoSi2，衬底10中的硅是主要扩散物。在本实施例中，由于隔离物42隔离衬底10的表面的金属硅化物52的至少部分侧面与衬底10接触，隔离物42能够有效防止衬底10中的硅向金属硅化物52内快速扩散，即能够避免在衬底10中形成空洞，因此能够有效防止沟道电阻增加，从而提高器件的电性能。
综上，在本发明提供的半导体器件的制备方法中，提供衬底，衬底上形成有栅极结构；形成第一氧化层覆盖衬底的表面及栅极结构的顶部，且部分第一氧化层位于栅极结构的侧边缘的下方；执行第一干法刻蚀工艺刻蚀去除衬底表面及栅极结构顶部的第一氧化层，保留位于栅极结构的侧边缘的下方的第一氧化层作为隔离物；形成金属层覆盖衬底及栅极结构的表面；以及，执行退火工艺以在衬底的表面及栅极结构的顶部形成金属硅化物，隔离物用于隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触。本发明中保留栅极结构的侧边缘的下方的第一氧化层作为隔离物，在形成金属层执行退火工艺时，先金属向衬底内扩散形成金属硅化物，后衬底向金属硅化物内扩散，由于隔离物隔离衬底的表面的金属硅化物的至少部分侧面与衬底接触，使得衬底不易快速扩散至金属硅化物内以避免在衬底中形成空洞，因此能够有效防止沟道电阻增加，从而提高器件的电性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底，所述衬底上形成有栅极结构；
形成第一氧化层覆盖所述衬底的表面及所述栅极结构的顶部，且部分所述第一氧化层位于所述栅极结构的侧边缘的下方；
执行第一干法刻蚀工艺刻蚀去除所述衬底表面及所述栅极结构顶部的第一氧化层，保留位于所述栅极结构的侧边缘的下方的第一氧化层作为隔离物；
形成金属层覆盖所述衬底及所述栅极结构的表面；以及，
执行退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物，所述隔离物用于隔离所述衬底的表面的金属硅化物的至少部分侧面与所述衬底接触。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，采用热氧化工艺形成所述第一氧化层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第一氧化层的厚度为80埃~100埃。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述第一干法刻蚀工艺的刻蚀气体包括CH4和H2，CH4和H2的气体流量比包括7:3、3:2或1:1。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，所述第一干法刻蚀工艺的刻蚀时间为2秒~5秒。
6.如权利要求1所述的半导体器件的制备方法，其特征在于，所述栅极结构包括栅氧化层、栅极多晶硅层及侧墙，所述栅氧化层及所述栅极多晶硅层依次堆叠于所述衬底上，所述侧墙覆盖所述栅极多晶硅层及所述栅氧化层的侧面，部分所述第一氧化层位于所述侧墙的下方。
7.如权利要求1所述的半导体器件的制备方法，其特征在于，执行所述退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物的步骤包括：
执行第一退火工艺以在所述衬底的表面及所述栅极结构的顶部形成金属硅化物，所述隔离物用于隔离所述衬底的表面的金属硅化物的至少部分侧面与所述衬底接触；
执行第二退火工艺以降低所述金属硅化物的阻值。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，所述第一退火工艺的退火温度为400摄氏度~600摄氏度，所述第二退火工艺的退火温度大于700摄氏度。
9.如权利要求7所述的半导体器件的制备方法，其特征在于，所述金属硅化物包括硅化钴。
10.如权利要求1所述的半导体器件的制备方法，其特征在于，所述衬底包括第一区域和第二区域，所述栅极结构位于所述第一区域上，在形成第一氧化层覆盖所述衬底的表面及所述栅极结构的顶部之前，还包括：
形成第二氧化层覆盖所述第一区域和所述第二区域；
执行第二干法刻蚀工艺刻蚀去除所述第一区域上部分厚度的第二氧化层；以及，
执行湿法刻蚀工艺刻蚀去除所述第一区域上剩余厚度的第二氧化层，保留所述第二区域上的第二氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310322792.3A CN116072532B (zh) | 2023-03-30 | 2023-03-30 | 半导体器件的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310322792.3A CN116072532B (zh) | 2023-03-30 | 2023-03-30 | 半导体器件的制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116072532A true CN116072532A (zh) | 2023-05-05 |
| CN116072532B CN116072532B (zh) | 2023-07-07 |
Family
ID=86175304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310322792.3A Active CN116072532B (zh) | 2023-03-30 | 2023-03-30 | 半导体器件的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116072532B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117766569A (zh) * | 2024-02-22 | 2024-03-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087234A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments - Acer Incorporated | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction |
| CN104681420A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107845680A (zh) * | 2016-09-21 | 2018-03-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN114914158A (zh) * | 2022-05-10 | 2022-08-16 | 合肥晶合集成电路股份有限公司 | 半导体结构及其形成方法 |
-
2023
- 2023-03-30 CN CN202310322792.3A patent/CN116072532B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087234A (en) * | 1997-12-19 | 2000-07-11 | Texas Instruments - Acer Incorporated | Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction |
| CN104681420A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN107845680A (zh) * | 2016-09-21 | 2018-03-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN114914158A (zh) * | 2022-05-10 | 2022-08-16 | 合肥晶合集成电路股份有限公司 | 半导体结构及其形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117766569A (zh) * | 2024-02-22 | 2024-03-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
| CN117766569B (zh) * | 2024-02-22 | 2024-04-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116072532B (zh) | 2023-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7670891B2 (en) | Method of manufacturing semiconductor device | |
| US6693013B2 (en) | Semiconductor transistor using L-shaped spacer and method of fabricating the same | |
| US6040606A (en) | Integrated circuit structure with dual thickness cobalt silicide layers and method for its manufacture | |
| JPH09172166A (ja) | 半導体集積回路の形成方法 | |
| US7084033B2 (en) | Method for fabricating a trench power MOSFET | |
| JP2001015753A (ja) | 半導体装置およびその製造方法 | |
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| CN116072532B (zh) | 半导体器件的制备方法 | |
| KR20110055028A (ko) | 반도체 장치 제조방법 | |
| US5885895A (en) | Method of forming a self-aligned contact of a DRAM cell | |
| US20020001935A1 (en) | Method of forming gate electrode in semiconductor device | |
| US6107140A (en) | Method of patterning gate electrode conductor with ultra-thin gate oxide | |
| JP3654285B2 (ja) | 半導体装置の製造方法 | |
| JP3076772B2 (ja) | 半導体素子の素子分離膜形成方法 | |
| US10566203B1 (en) | Method for alleviating etching defect of salicide barrier layer | |
| US20060197148A1 (en) | Trench power moset and method for fabricating the same | |
| JP2007184420A (ja) | 半導体装置の製造方法 | |
| JP3142125B2 (ja) | 半導体装置 | |
| US7112510B2 (en) | Methods for forming a device isolating barrier and methods for forming a gate electrode using the same | |
| US6764912B1 (en) | Passivation of nitride spacer | |
| JP2006339327A (ja) | 半導体装置及びその製造方法 | |
| JP3646667B2 (ja) | 半導体装置の製造方法 | |
| JP3395740B2 (ja) | 半導体装置及びその製造方法 | |
| KR101592505B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| KR19990042453A (ko) | 반도체소자의 소자분리막 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |