CN116072075A - 发射控制驱动器 - Google Patents

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权纯琪
金旼正
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Abstract

一种发射控制驱动器包括级，所述级包括第一控制器、第二控制器、以及第一输出单元。所述第一控制器控制第一节点的电压电平。所述第二控制器控制第二节点和第三节点的电压电平以等于所述第一节点的所述电压电平或所述第一节点的所述电压电平的相反电压电平，并且控制第五节点的电压电平以等于所述第一节点的所述电压电平的所述相反电压电平。所述第一输出单元可以输出栅极控制信号，所述栅极控制信号在所述第二节点和所述第三节点处于导通电压电平状态时具有第一电压，并且在所述第五节点处于导通电压电平状态时具有第二电压。

Description

发射控制驱动器
相关申请的交叉引用
本申请要求于2021年11月3日在韩国知识产权局提交的第10-2021-0149948号韩国专利申请的优先权；该韩国专利申请通过引用并入本文。
技术领域涉及一种配置为输出发射控制信号的发射控制驱动器，并且涉及一种包括发射控制驱动器的显示设备。
背景技术
显示设备可以包括像素、扫描线、发射控制线、扫描驱动器、发射控制驱动器、数据驱动器和控制器。扫描线和发射控制线连接到像素。扫描驱动器包括连接到扫描线的级，该级用于根据从控制器接收的信号将扫描信号供应到扫描线。发射控制驱动器包括连接到发射控制线的级，该级用于根据从控制器接收的信号将发射控制信号供应到发射控制线。
发明内容
一个或多个实施例可以涉及一种可以稳定输出发射控制信号的发射控制驱动器。一个或多个实施例可以涉及一种包括所述发射控制驱动器的显示设备。
根据一个或多个实施例，发射控制驱动器可以包括级。所述级可以包括：输入端子，配置为接收起始信号；第一电源输入端子，配置为接收导通电压电平的第一电压；第二电源输入端子，配置为接收截止电压电平的第二电压；第一时钟端子，配置为接收第一时钟信号；第二时钟端子，配置为接收第二时钟信号；第一控制器，配置为基于起始信号和所述第一时钟信号控制第一节点的电压电平；第二控制器，配置为基于所述第二时钟信号和所述第一节点的所述电压电平控制第二节点的电压电平和第三节点的电压电平中的每一者以等于所述第一节点的所述电压电平或所述第一节点的所述电压电平的相反电压电平，并且还配置为控制第五节点的电压电平以等于所述第一节点的所述电压电平的所述相反电压电平；第一输出端子；以及第一输出单元，配置为将栅极控制信号输出到所述第一输出端子。当所述第二节点和所述第三节点中的至少一者处于导通电压电平状态时，所述栅极控制信号可以具有所述第一电压。当所述第五节点处于导通电压电平状态时，所述栅极控制信号可以具有所述第二电压。
所述级还可以包括：第三电源输入端子，配置为接收所述截止电压电平的第三电压；第二输出端子；以及第二输出单元，配置为将进位信号输出到所述第二输出端子。当所述第二节点和所述第三节点中的至少一者处于所述导通电压电平状态时，所述进位信号可以具有所述第一电压。当所述第五节点处于截止电压电平状态时，所述进位信号可以具有所述第三电压。所述第三电压可以小于所述第二电压。
所述级可以从所述发射控制驱动器外部的装置或从包括在所述发射控制驱动器中的前一级接收所述起始信号。
所述第二节点和所述第三节点可以基于帧的倍数或分数顺序地进入所述导通电压电平状态。所述第一输出单元可以包括：第一上拉晶体管，电连接在所述第一输出端子与所述第一电源输入端子之间，所述第一上拉晶体管的栅极端子电连接到所述第二节点；以及第二上拉晶体管，电连接在所述第一输出端子与所述第一电源输入端子之间，所述第二上拉晶体管的栅极端子电连接到所述第三节点。所述第二输出单元可以包括：第三上拉晶体管，电连接在所述第二输出端子与所述第一电源输入端子之间，所述第三上拉晶体管的栅极端子电连接到所述第二节点；以及第四上拉晶体管，电连接在所述第二输出端子与所述第一电源输入端子之间，所述第四上拉晶体管的栅极端子电连接到所述第三节点。
所述第二时钟信号可以是所述第一时钟信号的相移版本。所述第一时钟信号与所述第二时钟信号之间的相位差可以被预设。
所述起始信号的截止电压电平的长度可以长于所述第一时钟信号的周期和所述第二时钟信号的周期中的每一者的长度。
所述栅极控制信号的截止电压电平的起始点可以从所述起始信号的截止电压电平的起始点延迟预设时间。
所述栅极控制信号的所述截止电压电平的长度可以等于所述起始信号的所述截止电压电平的长度。
所述第一控制器可以包括：第一晶体管，电连接在所述输入端子与所述第一节点之间，其中，所述第一晶体管的栅极端子电连接到所述第一时钟端子；第三晶体管，电连接在所述第一时钟端子与第四节点之间，其中，所述第三晶体管的栅极端子电连接到所述第一节点；以及第四晶体管，电连接在所述第一电源输入端子与所述第四节点之间，其中，所述第四晶体管的栅极端子电连接到所述第一时钟端子。
所述第二控制器可以包括：第一子控制器，配置为控制所述第二节点的所述电压电平或所述第三节点的所述电压电平以等于所述第一节点的所述电压电平且间隔为帧的倍数或分数；以及第二子控制器，配置为控制所述第五节点的所述电压电平以等于所述第一节点的所述电压电平的所述相反电压电平。
所述级还可以包括：第二输出端子，配置为输出进位信号；第三电源输入端子，配置为接收小于所述第二电压的第三电压；第四电源输入端子，配置为接收第四电压；以及第五电源输入端子，配置为接收第五电压，所述第五电压的电压电平是所述第四电压的电压电平的相反电压电平。所述第一子控制器可以包括：第十四晶体管，电连接在所述第一节点与所述第二节点之间，其中，所述第十四晶体管的栅极端子电连接到所述第四电源输入端子；第十五晶体管，电连接在所述第一节点与所述第三节点之间，其中，所述第十五晶体管的栅极端子电连接到所述第五电源输入端子；第十二晶体管，电连接在所述第三节点与第十三晶体管之间，其中，所述第十二晶体管的栅极端子电连接到所述第一电源输入端子；所述第十三晶体管，电连接在所述第十二晶体管与所述第三电源输入端子之间，其中，所述第十三晶体管的栅极端子电连接到所述第四电源输入端子；第九晶体管，电连接在所述第二节点与第十晶体管之间，其中，所述第九晶体管的栅极端子电连接到所述第一电源输入端子；所述第十晶体管，电连接在所述第九晶体管与所述第三电源输入端子之间，其中，所述第十晶体管的栅极端子电连接到所述第五电源输入端子；以及升压电容器，电连接在所述第一电源输入端子与所述第二输出端子之间。
所述级还可以包括配置为接收小于所述第二电压的第三电压的第三电源输入端子。所述第二子控制器可以包括：第五晶体管，电连接在第四节点与第一电容器的第一端子之间，其中，所述第五晶体管的栅极端子电连接到所述第一电源输入端子；第六晶体管，电连接在所述第一电容器的第二端子与所述第二时钟端子之间，其中，所述第六晶体管的栅极端子电连接到所述第一电容器的所述第一端子；第七晶体管，电连接在所述第一电容器的所述第二端子与所述第五节点之间，其中，所述第七晶体管的栅极端子电连接到所述第二时钟端子；第八晶体管，电连接在所述第二时钟端子与第二电容器的第一端子之间，其中，所述第八晶体管的栅极端子电连接到所述第二电容器的第二端子和所述第二节点；第十一晶体管，电连接在所述第二时钟端子与第三电容器的第一端子之间，其中，所述第十一晶体管的栅极端子电连接到所述第三电容器的第二端子和所述第三节点；第二十三晶体管，电连接在所述第二电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十三晶体管的栅极端子电连接到所述第四节点；第二十四晶体管，电连接在所述第三电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十四晶体管的栅极端子电连接到所述第四节点；以及第二十五晶体管，电连接在所述第五节点与所述第三电源输入端子之间，其中，所述第二十五晶体管的栅极端子电连接到所述第一节点。
所述级还可以包括电连接在所述第五节点与所述第三电源输入端子之间的第五电容器。
所述级还可以包括电连接在所述第五节点与所述第二电源输入端子之间的第六电容器。
所述级还可以包括电连接在所述第五节点与所述第二电源输入端子之间的第五电容器。
所述第二输出单元可以包括：第十六晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十六晶体管的栅极端子电连接到所述第二节点；第十七晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十七晶体管的栅极端子电连接到所述第三节点；以及第十八晶体管，电连接在所述第三电源输入端子与所述第二输出端子之间，其中，所述第十八晶体管的栅极端子电连接到所述第五节点。
所述第一输出单元可以包括：第十九晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第十九晶体管的栅极端子电连接到所述第二节点；第二十晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第二十晶体管的栅极端子电连接到所述第三节点；以及第二十一晶体管，电连接在所述第二电源输入端子与所述第一输出端子之间，其中，所述第二十一晶体管的栅极端子电连接到所述第五节点。
所述级还可以包括：复位端子，配置为接收复位信号；以及第二晶体管，电连接在所述第一节点与所述第二电源输入端子之间。所述第二晶体管的栅极端子可以电连接到所述复位端子。
所述第一晶体管可以包括彼此串联电连接的第一子晶体管和第二子晶体管。所述级还可以包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第一晶体管的所述第一子晶体管和所述第二子晶体管的中间节点之间，所述第二十二晶体管的栅极端子电连接到所述第一节点。
所述第十四晶体管和所述第十五晶体管中的每一者可以包括彼此串联电连接的第一子晶体管和第二子晶体管。所述级还可以包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第十四晶体管和所述第十五晶体管中的每一者的所述第一子晶体管和所述第二子晶体管的中间节点之间，所述第二十二晶体管的栅极端子电连接到所述第一节点。
根据一个或多个实施例，发射控制驱动器包括多个级，其中，所述多个级中的每一者包括：第一节点控制器，配置为基于起始信号和第一时钟信号控制第一节点的电压电平；第二节点控制器，配置为基于第二时钟信号和所述第一节点的所述电压电平依次控制第二节点和第三节点的电压电平以等于所述第一节点的电压电平或所述第一节点的所述电压电平的相反电压电平，并且还配置为控制第五节点的电压电平以等于所述第一节点的所述电压电平的所述相反电压电平；以及第一输出单元，配置为基于根据所述第二节点和所述第三节点的所述电压电平而输入的导通电压电平的第一电压以及根据所述第五节点的所述电压电平而输入的截止电压电平的第二电压输出栅极控制信号。
所述多个级中的每一者还可以包括：第二输出单元，配置为基于根据所述第二节点和所述第三节点的所述电压电平而输入的所述导通电压电平的所述第一电压以及根据所述第五节点的所述电压电平而输入的所述截止电压电平的第三电压产生和输出进位信号，其中，所述第三电压可以小于所述第二电压。
所述多个级中的第一级的起始信号可以是从外部输入的信号，并且除所述第一级之外的其它级的起始信号可以分别是从前一级输入的前一进位信号。
所述第二节点和所述第三节点可以在帧的n倍或1/n倍的基础上依次进入导通电压电平状态，其中，所述第一输出单元可以配置为在连接到处于所述导通电压电平状态的所述第二节点和所述第三节点的晶体管导通时输出所述第一电压，并且，其中，所述第二输出单元可以配置为在连接到处于所述导通电压电平状态的所述第二节点或所述第三节点的晶体管导通时输出所述第一电压。
所述第二时钟信号可以是其中所述第一时钟信号的相位偏移预设时间的信号。
所述起始信号的截止电压电平的长度可以大于所述第一时钟信号的周期和所述第二时钟信号的周期的长度。
所述栅极控制信号的截止电压电平开始的时间可以从所述起始信号的所述截止电压电平开始的时间延迟预设时间。
所述栅极控制信号的所述截止电压电平的长度可以等于所述起始信号的所述截止电压电平的长度。
所述第一节点控制器可以包括：第一晶体管，连接在配置为接收所述起始信号的输入端子与所述第一节点之间，其中，所述第一晶体管的栅极端子可以连接到配置为接收所述第一时钟信号的第一时钟端子；第三晶体管，连接在所述第一时钟端子与第四节点之间，并且，其中，所述第三晶体管的栅极端子可以连接到所述第一节点；以及第四晶体管，连接在所述第一电压所输入到的第一电源输入端子与所述第四节点之间，其中，所述第四晶体管的栅极端子可以连接到所述第一时钟端子。
所述第二节点控制器可以包括：第(2-1)节点控制器，配置为控制所述第二节点或所述第三节点以具有等于所述第一节点的所述电压电平的电压电平且间隔为帧的n倍或1/n倍；以及第(2-2)节点控制器，配置为控制所述第五节点以具有所述第一节点的所述电压电平的反向电压电平。
所述第(2-1)节点控制器可以包括：第十四晶体管，连接在所述第一节点与所述第二节点之间，其中，所述第十四晶体管的栅极端子可以连接到配置为供应第四电压的第四电源输入端子；第十五晶体管，连接在所述第一节点与所述第三节点之间，其中，所述第十五晶体管的栅极端子可以连接到配置为供应所述第四电压的电压电平的反向电压电平的第五电压的第五电源输入端子；第十二晶体管，连接在所述第三节点与第十三晶体管之间，其中，所述第十二晶体管的栅极端子连接到所述第一电压所输入到的第一电源输入端子；所述第十三晶体管，连接在所述第十二晶体管与配置为供应第三电压的第三电源输入端子之间，其中，所述第十三晶体管的栅极端子连接到所述第四电源输入端子；第九晶体管，连接在所述第二节点与第十晶体管之间，其中，所述第九晶体管的栅极端子连接到所述第一电源输入端子；所述第十晶体管，连接在所述第九晶体管与所述第三电源输入端子之间，其中，所述第十晶体管的栅极端子连接到所述第五电源输入端子；以及升压电容器，连接在所述第一电源输入端子与配置为输出进位信号的第二输出端子之间。
所述第(2-2)节点控制器可以包括：第五晶体管，连接在所述第四节点与第一电容器的第一端子之间，其中，所述第五晶体管的栅极端子连接到所述第一电压所输入到的第一电源输入端子；第六晶体管，连接在所述第一电容器的第二端子与配置为接收所述第二时钟信号的第二时钟端子之间，其中，所述第六晶体管的栅极端子连接到所述第一电容器的所述第一端子；第七晶体管，连接在所述第一电容器的所述第二端子与所述第五节点之间，其中，所述第七晶体管的栅极端子连接到所述第二时钟端子；第八晶体管，连接在所述第二时钟端子与第二电容器的第一端子之间，其中，所述第八晶体管的栅极端子连接到所述第二电容器的第二端子和所述第二节点；第十一晶体管，连接在所述第二时钟端子与第三电容器的第一端子之间，其中，所述第十一晶体管的栅极端子连接到所述第三电容器的第二端子和所述第三节点；第二十三晶体管，连接在所述第二电容器的所述第一端子与配置为供应所述第二电压的第二电源输入端子之间，其中，所述第二十三晶体管的栅极端子连接到所述第四节点；第二十四晶体管，连接在所述第三电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十四晶体管的栅极端子连接到所述第四节点；以及第二十五晶体管，连接在所述第五节点与所述第三电源输入端子之间，其中，所述第二十五晶体管的栅极端子连接到所述第一节点。
所述第二节点控制器还可以包括连接在所述第五节点与所述第三电源输入端子之间的第五电容器。
所述第二节点控制器还可以包括连接在所述第五节点与所述第二电源输入端子之间的第六电容器。
所述第二节点控制器还可以包括连接在所述第五节点与所述第二电源输入端子之间的第五电容器。
所述第二输出单元可以包括：第十六晶体管，连接在所述第一电压所输入到的所述第一电源输入端子与配置为输出所述进位信号的所述第二输出端子之间，其中，所述第十六晶体管的栅极端子连接到所述第二节点；第十七晶体管，连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十七晶体管的栅极端子连接到所述第三节点；以及第十八晶体管，连接在所述第三电压所输入到的所述第三电源输入端子与所述第二输出端子之间，其中，所述第十八晶体管的栅极端子连接到所述第五节点。
所述第一输出单元可以包括：第十九晶体管，连接在所述第一电压所述输入到的所述第一电源输入端子与配置为输出所述栅极控制信号的第一输出端子之间，其中，所述第十九晶体管的栅极端子连接到所述第二节点；第二十晶体管，连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第二十晶体管的栅极端子连接到所述第三节点；以及第二十一晶体管，连接在所述第二电压所输入到的所述第二电源输入端子与所述第一输出端子之间，其中，所述第二十一晶体管的栅极端子连接到所述第五节点。
所述发射控制驱动器还可以包括连接在所述第一节点与所述第二电压所输入到的所述第二电源输入端子之间的第二晶体管，其中，所述第二晶体管的栅极端子连接到供应复位信号的复位端子。
所述发射控制驱动器还可以包括：第二十二晶体管，所述第二十二晶体管的栅极端子连接到所述第一节点，并且所述第二十二晶体管配置为在所述第一节点处于导通电压电平状态时阻挡到所述第一节点的晶体管的漏电流，其中，所述晶体管连接到所述第一节点。
连接到所述第一节点的所述晶体管中的每一者可以包括彼此串联连接的一对晶体管，并且所述一对晶体管的栅极端子接收相同的信号，其中，所述第二十二晶体管可以连接在所述一对晶体管的中间节点与配置为供应所述第一电压的所述第一电源输入端子之间。
实施例可以涉及一种发射控制驱动器。所述发射控制驱动器包括级。所述级包括：输入端子，配置为接收起始信号；第一电源输入端子；第二电源输入端子；第一时钟端子；第二时钟端子；第一节点；第二节点；第三节点；第四节点；第五节点；第一控制器；第二控制器；第一输出端子；以及第一输出单元。所述第一电源输入端子可以接收导通电压电平的第一电压。所述第二电源输入端子可以接收截止电压电平的第二电压。所述第一时钟端子可以接收第一时钟信号。所述第二时钟端子可以接收第二时钟信号。所述第一节点、所述第二节点、所述第三节点、所述第四节点和所述第五节点可以彼此间隔开。所述第一控制器可以基于所述起始信号和所述第一时钟信号控制所述第一节点的电压电平。所述第二控制器可以基于所述第二时钟信号和所述第一节点的所述电压电平控制所述第二节点的电压电平和第三节点的电压电平中的每一者以等于所述第一节点的电压电平或所述第一节点的所述电压电平的相反电压电平，并且可以控制所述第五节点的电压电平以等于所述第一节点的所述电压电平的所述相反电压电平。所述第一输出单元可以将栅极控制信号输出到所述第一输出端子。所述栅极控制信号可以在所述第二节点和所述第三节点中的至少一者处于导通电压电平状态时具有所述第一电压。所述栅极控制信号可以在所述第五节点处于导通电压电平状态时具有所述第二电压。
所述级可以包括：第三电源输入端子，配置为接收所述截止电压电平的第三电压；第二输出端子；以及第二输出单元，配置为将进位信号输出到所述第二输出端子。所述进位信号可以在所述第二节点和所述第三节点中的至少一者处于所述导通电压电平状态时具有所述第一电压。所述进位信号可以在所述第五节点处于所述截止电压电平状态时具有所述第三电压。所述第三电压可以小于所述第二电压。
所述级可以从所述发射控制驱动器外部的装置或从包括在所述发射控制驱动器中的前一级接收所述起始信号。
所述第二节点和所述第三节点可以基于帧的倍数或分数顺序地进入所述导通电压电平状态。所述第一输出单元可以包括第一上拉晶体管和第二上拉晶体管。所述第一上拉晶体管和所述第二上拉晶体管中的每一者可以电连接在所述第一输出端子与所述第一电源输入端子之间。所述第一上拉晶体管的栅极端子可以连接到所述第二节点，并且所述第二上拉晶体管的栅极端子可以连接到所述第三节点。所述第二输出单元可以包括第三上拉晶体管和第四上拉晶体管。所述第三上拉晶体管和所述第四上拉晶体管中的每一者可以电连接在所述第二输出端子与所述第一电源输入端子之间。所述第三上拉晶体管的栅极端子可以连接到所述第二节点，并且所述第四上拉晶体管的栅极端子可以连接到所述第三节点。
所述第二时钟信号可以是所述第一时钟信号的相移版本。所述第一时钟信号与所述第二时钟信号之间的相位差可以被预设。
所述起始信号的截止电压电平的长度长于所述第一时钟信号的周期和所述第二时钟信号的周期中的每一者的长度。
所述栅极控制信号的截止电压电平的起始点可以从所述起始信号的截止电压电平的起始点延迟预设时间。
所述栅极控制信号的所述截止电压电平的长度可以等于所述起始信号的所述截止电压电平的长度。
所述第一控制器可以包括以下元件：第一晶体管，电连接在所述输入端子与所述第一节点之间，其中，所述第一晶体管的栅极端子可以电连接到所述第一时钟端子；第三晶体管，电连接在所述第一时钟端子与所述第四节点之间，其中，所述第三晶体管的栅极端子可以电连接到所述第一节点；以及第四晶体管，电连接在所述第一电源输入端子与所述第四节点之间，其中，所述第四晶体管的栅极端子可以电连接到所述第一时钟端子。
所述第二控制器可以包括以下元件：第一子控制器，配置为控制所述第二节点的所述电压电平或所述第三节点的所述电压电平以等于所述第一节点的所述电压电平且间隔为帧的倍数或分数；和第二子控制器，配置为控制所述第五节点的所述电压电平以等于所述第一节点的所述电压电平的所述相反电压电平。
所述级可以包括以下元件：第二输出端子，配置为输出进位信号；第三电源输入端子，配置为接收小于所述第二电压的第三电压；第四电源输入端子，配置为接收第四电压；以及第五电源输入端子，配置为接收第五电压。所述第五电压的电压电平可以是所述第四电压的电压电平的相反电压电平。所述第一子控制器可以包括以下元件：第十四晶体管，电连接在所述第一节点与所述第二节点之间，其中，所述第十四晶体管的栅极端子可以电连接到所述第四电源输入端子；第十五晶体管，电连接在所述第一节点与所述第三节点之间，其中，所述第十五晶体管的栅极端子可以电连接到所述第五电源输入端子；第十二晶体管，电连接在所述第三节点与第十三晶体管之间，其中，所述第十二晶体管的栅极端子可以电连接到所述第一电源输入端子；所述第十三晶体管，电连接在所述第十二晶体管与所述第三电源输入端子之间，其中，所述第十三晶体管的栅极端子可以连接到所述第四电源输入端子；第九晶体管，电连接在所述第二节点与第十晶体管之间，其中，所述第九晶体管的栅极端子可以电连接到所述第一电源输入端子；所述第十晶体管，电连接在所述第九晶体管与所述第三电源输入端子之间，其中，所述第十晶体管的栅极端子可以电连接到所述第五电源输入端子；以及升压电容器，电连接在所述第一电源输入端子与所述第二输出端子之间。
所述级可以包括以下元件：第三电源输入端子，配置为接收小于所述第二电压的第三电压；以及第一电容器、第二电容器和第三电容器，所述第一电容器、所述第二电容器和所述第三电容器彼此间隔开。所述第二子控制器可以包括以下元件：第五晶体管，电连接在所述第四节点与所述第一电容器的第一端子之间，其中，所述第五晶体管的栅极端子可以电连接到所述第一电源输入端子；第六晶体管，电连接在所述第一电容器的第二端子与所述第二时钟端子之间，其中，所述第六晶体管的栅极端子可以电连接到所述第一电容器的所述第一端子；第七晶体管，电连接在所述第一电容器的所述第二端子与所述第五节点之间，其中，所述第七晶体管的栅极端子可以电连接到所述第二时钟端子；第八晶体管，电连接在所述第二时钟端子与所述第二电容器的第一端子之间，其中，所述第八晶体管的栅极端子可以电连接到所述第二电容器的第二端子和所述第二节点；第十一晶体管，电连接在所述第二时钟端子与所述第三电容器的第一端子之间，其中，所述第十一晶体管的栅极端子可以电连接到所述第三电容器的第二端子和所述第三节点；第二十三晶体管，电连接在所述第二电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十三晶体管的栅极端子可以电连接到所述第四节点；第二十四晶体管，电连接在所述第三电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十四晶体管的栅极端子可以电连接到所述第四节点；以及第二十五晶体管，电连接在所述第五节点与所述第三电源输入端子之间，其中，所述第二十五晶体管的栅极端子可以电连接到所述第一节点。
所述级可以包括电连接在所述第五节点与所述第三电源输入端子之间的第五电容器。
所述级可以包括电连接在所述第五节点与所述第二电源输入端子之间的第六电容器。
所述级可以包括电连接在所述第五节点与所述第二电源输入端子之间的第五电容器。
所述第二输出单元可以包括以下元件：第十六晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十六晶体管的栅极端子可以电连接到所述第二节点；第十七晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十七晶体管的栅极端子可以电连接到所述第三节点；以及第十八晶体管，电连接在所述第三电源输入端子与所述第二输出端子之间，其中，所述第十八晶体管的栅极端子可以电连接到所述第五节点。
所述第一输出单元可以包括以下元件：第十九晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第十九晶体管的栅极端子可以电连接到所述第二节点；第二十晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第二十晶体管的栅极端子可以电连接到所述第三节点；以及第二十一晶体管，电连接在所述第二电源输入端子与所述第一输出端子之间，其中，所述第二十一晶体管的栅极端子可以电连接到所述第五节点。
所述级可以包括以下元件：复位端子，配置为接收复位信号；以及第二晶体管，电连接在所述第一节点与所述第二电源输入端子之间，其中，所述第二晶体管的栅极端子可以电连接到所述复位端子。
所述第一控制器中的所述第一晶体管可以包括彼此串联电连接的第一子晶体管和第二子晶体管。所述级可以包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第一晶体管的所述第一子晶体管和所述第二子晶体管的中间节点之间。所述第二十二晶体管的栅极端子可以电连接到所述第一节点。
所述第十四晶体管和所述第十五晶体管中的每一者可以包括彼此串联电连接的第一子晶体管和第二子晶体管。所述级可以包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第十四晶体管和所述第十五晶体管中的每一者的所述第一子晶体管和所述第二子晶体管的中间节点之间。所述第二十二晶体管的栅极端子可以电连接到所述第一节点。
附图说明
图1是示出根据实施例的显示设备的示意图。
图2是示出根据实施例的发射控制驱动器的示意图。
图3是示出根据实施例的与发射控制驱动器相关联的信号的时序的示意图。
图4是根据实施例的包括在图2的发射控制驱动器中的级的电路图。
图5是示出根据实施例的与图4的级的操作相关联的信号的波形图。
图6是根据实施例的发射控制驱动器的级的电路图。
图7是根据实施例的发射控制驱动器的级的电路图。
图8是根据实施例的发射控制驱动器的级的电路图。
图9是根据实施例的发射控制驱动器的级的电路图。
图10是根据实施例的发射控制驱动器的级的电路图。
图11是根据实施例的发射控制驱动器的级的电路图。
图12是根据实施例的发射控制驱动器的级的电路图。
具体实施方式
参照附图描述实施例的示例，其中，同样的附图标记可以指代同样的元件。实际实施例可以具有不同的形式，并且不应被解释为限于所描述的实施例。
尽管可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语可以用于将一个元件与另一元件区分开。在不脱离一个或多个实施例的教导的情况下，“第一”元件可以被称为“第二”元件。作为“第一”元件的元件的描述可以不需要或暗示“第二”元件或其它元件的存在。术语“第一”、“第二”等可以用于区分元件的不同类别或组。为简洁起见，术语“第一”、“第二”等可以分别表示“第一类别(或第一组)”、“第二类别(或第二组)”等。
除非上下文另外明确指出，否则单数形式“一个”、“一种”和“所述(该)”也可以指示复数形式。
术语“包括”、“包含”、“含有”和/或“具有”可以说明存在所陈述的特征或元件，但可以不排除添加一个或多个其它特征或其它元件。
当第一元件被称为“在”第二元件“上”时，第一元件可以直接或间接在第二元件上。在第一元件与第二元件之间可以存在零个、一个或多个居间元件。
为了便于解释，附图中的元件的尺寸可以被夸大或被缩小，并且可以不限制实施例。
表述“A和/或B”可以表示“A和B中的至少一个(种)”。
术语“连接”可以表示“直接连接”或“间接连接”。术语“连接”可以表示“机械连接”和/或“电连接”。术语“连接的”可以表示“电连接的”或“未通过居间晶体管电连接的”。术语“绝缘”可以表示“电绝缘”或“电隔离”。术语“导电的”可以表示“电气导电的”。术语“驱动”可以表示“操作”或“控制”。术语“晶体管”可以表示“晶体管组”。术语“第(u-v)晶体管”可以表示“第u组第v子晶体管”。术语“区间”可以表示“时间段”或“周期”。
X与Y电连接的表述可以表示能够实现X和Y的电连接的至少一个装置(例如，开关、晶体管、电容元件、电感器、电阻元件、二极管等)连接在X与Y之间。Z电连接在X与Y之间的表述可以表示Z的第一端子(未通过居间晶体管)电连接到X以及Z的第二端子(未通过居间晶体管)电连接到Y。
与元件状态相关联使用的“导通(ON或on)”可以指元件的激活(导通)状态；“截止(OFF)”可以指元件的禁用(截止)状态。与通过元件接收到的信号相关联使用的“导通(ON)”可以指用于激活元件的信号；“截止”可以指用于禁用元件的信号。元件可以被高电平电压或低电平电压激活。P型晶体管被低电平电压激活，并且N型晶体管被高电平电压激活。因此，用于P型晶体管的“导通”电压和用于N型晶体管的“导通”电压可以具有相反(“高”相对于“低”)的电压电平。激活晶体管的电压电平被称为导通电压电平(ON-voltage level、on-voltage level)或导通电压(on-voltage、on voltage)，并且禁用晶体管的电压电平被称为截止电压电平(OFF-voltage level、off-voltage level)或截止电压(off-voltage、offvoltage)。
图1是示出根据实施例的显示设备10的示意图。
显示设备10可以是电子设备(显示设备10可以包括在电子设备中)，诸如智能电话、移动电话、智能手表、导航设备、游戏机、电视机(TV)、用于汽车的头部单元、笔记本计算机、膝上型计算机、平板计算机、个人多媒体播放器(PMP)或个人数字助理(PDA)。显示设备10和/或电子设备可以是柔性的。
参考图1，显示设备10可以包括显示部件110、扫描驱动器130、发射控制驱动器150、数据驱动器170和控制器190。
像素PX和可以将电信号施加到像素PX的信号线可以布置在显示部件110中。
像素PX可以在第一方向(行方向)和第二方向(列方向)上布置。像素PX可以以条纹排列、
Figure BDA0003917212170000161
排列或马赛克排列布置以用于显示图像。每个像素PX可以包括有机发光二极管作为显示元件，并且有机发光二极管可以连接到像素电路。像素电路可以包括晶体管和至少一个电容器。
晶体管可以是N型氧化物薄膜晶体管。N型氧化物薄膜晶体管可以是低温多晶氧化物(LTPO)薄膜晶体管。一个或多个晶体管可以是P型晶体管。晶体管的有源图案(半导体层)可以包括无机半导体(例如，非晶硅或多晶硅)或有机半导体。
信号线可以包括：在第一方向(例如，水平方向)上延伸的扫描线SL1至SLn(例如，扫描线SL1、SL2、……、以及SLn)；在第一方向上延伸的发射控制线EL1至ELn(例如，发射控制线EL1、EL2、……、以及ELn)；以及在第二方向(例如，垂直方向)上延伸的数据线DL1至DLm(例如，数据线DL1、DL2、……、以及DLm)，其中，n和m是大于2的自然数。扫描线SL1至SLn可以在第二方向上彼此分开并且配置为将扫描信号传送到像素PX。发射控制线EL1至ELn可以在第二方向上彼此间隔开并且配置为将发射控制信号传送到像素PX。数据线DL1至DLm可以在第一方向上彼此间隔开并且配置为将数据信号传送到像素PX。每个像素PX可以连接到扫描线SL1至SLn之中的至少一条相对应的扫描线、发射控制线EL1至ELn之中的相对应的发射控制线以及数据线DL1至DLm之中的相对应的数据线。
扫描驱动器(第一栅极控制驱动器)130可以连接到扫描线SL1至SLn，可以根据来自控制器190的扫描驱动控制信号SCS产生扫描信号，并且可以将扫描信号顺序地供应到扫描线SL1至SLn。扫描信号可以是方波信号，并且可以包括导通电压(用于导通像素PX的晶体管)和截止电压(用于截止像素PX的晶体管)的重复。导通电压可以是高电平电压。扫描信号可以具有截止电压电平和从截止电压电平周期性地转变为导通电压电平的脉冲波形。扫描驱动器130可以包括使用时钟信号顺序地产生和输出与脉冲形状的起始信号相对应的脉冲形状的扫描信号的移位寄存器(或级)。
发射控制驱动器(第二栅极控制驱动器)150可以连接到发射控制线EL1至ELn，可以根据来自控制器190的发射驱动控制信号ECS产生发射控制信号，并且可以将发射控制信号顺序地供应到发射控制线EL1至ELn。发射控制信号可以是方波信号，并且可以包括导通电压(用于导通像素PX的晶体管)和截止电压(用于截止像素PX的晶体管)的重复。导通电压可以是高电平电压。发射控制信号可以具有导通电压电平和从导通电压电平周期性地转变为截止电压电平的脉冲波形。发射控制信号可以具有周期性地具有截止电压电平的脉冲。发射控制驱动器150可以包括使用时钟信号顺序地产生和输出与脉冲形状的起始信号相对应的脉冲形状的发射控制信号的移位寄存器(或级)。
发射控制驱动器150可以将导通电压的发射控制信号顺序地输出到发射控制线EL1至ELn直到一个帧时间的预设部分，可以在一个帧时间的预设部分期间将截止电压的发射控制信号顺序地输出到发射控制线EL1至ELn，并且可以在预设部分之后将导通电压的发射控制信号顺序地输出到发射控制线EL1至ELn。当将截止电压的发射控制信号供应到像素PX时，像素PX可以响应于扫描信号接收数据信号，并且/或者可以补偿驱动晶体管的阈值电压。当将导通电压的发射控制信号供应到像素PX时，像素PX可以以对应于数据信号的亮度发射光。
数据驱动器170可以连接到数据线DL1至DLm，并且可以根据来自控制器190的数据驱动控制信号DCS将数据信号供应到数据线DL1至DLm。数据信号可以供应到扫描信号所供应到的像素PX。数据驱动器170可以与扫描信号同步地将数据信号供应到数据线DL1至DLm。
显示设备10可以是有机场发光设备，并且第一电源电压ELVDD和第二电源电压ELVSS可以供应到显示部件110的像素PX。第一电源电压ELVDD可以是提供到每个像素PX的有机发光二极管的第一电极(像素电极或阳极)的高电平电压。第二电源电压ELVSS可以是提供到每个像素PX的有机发光二极管的第二电极(相对电极或阴极)的低电平电压。第一电源电压ELVDD和第二电源电压ELVSS使像素PX能够发射光。
控制器190可以基于从外部装置接收的信号产生扫描驱动控制信号SCS、发射驱动控制信号ECS和数据驱动控制信号DCS。控制器190可以将扫描驱动控制信号SCS供应到扫描驱动器130，可以将发射驱动控制信号ECS供应到发射控制驱动器150，并且可以将数据驱动控制信号DCS供应到数据驱动器170。
图1示出了在显示设备10中，发射控制驱动器150在扫描驱动器130的外部，但是不限于此。发射控制驱动器150可以在扫描驱动器130内部实现。
扫描线(例如，扫描线SL1至SLn中的一条)和发射控制线(例如，发射控制线EL1至ELn中的一条)可以电连接到同一像素PX。像素PX的由通过扫描线供应的扫描信号控制的晶体管可以与像素PX的由通过发射控制线供应的发射控制信号控制的晶体管不同。扫描线和发射控制线可以分别连接到相对应的晶体管的栅极电极以控制相对应的晶体管的导通和截止。通过发射控制线供应的发射控制信号和通过扫描线供应的扫描信号是栅极控制信号并且可以共享公共特征。发射控制信号和扫描信号可以互换地使用。
图2是示出根据实施例的发射控制驱动器150的示意图。图3是示出根据实施例的与发射控制驱动器150相关联的信号的时序的示意图。
参考图2，发射控制驱动器150可以包括级ST1至STn(例如，第一级ST1、第二级ST2、第三级ST3、第四级ST4、……、以及第n级STn)。提供到发射控制驱动器150的级的数量可以取决于显示部件110(参考图1)中的像素行的数量。
级ST1至STn可以响应于起始信号分别提供输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]。第n级STn可以将第n输出信号Out[n]输出到第n发射控制线ELn(参考图1)。作为起始信号的外部信号STV可以供应到第一级ST1。起始信号可以控制作为第一发射控制信号的第一输出信号Out[1]的时序。导通电压电平可以指高电平，并且截止电压电平可以指低电平。
级ST1至STn中的每一者可以包括输入端子IN、第一时钟端子CCK1、第二时钟端子CCK2、第一电源输入端子V1、第二电源输入端子V2、第三电源输入端子V3、第四电源输入端子V4、第五电源输入端子V5、复位端子RS、第一输出端子OUT1和第二输出端子OUT2。
输入端子IN可以接收外部信号STV或前一进位信号作为起始信号。外部信号STV可以施加到第一级ST1的输入端子IN，并且从前一级输出的进位信号可以施加到第二级ST2至第n级STn中的每一者的输入端子IN。第(n-1)进位信号Carry[n-1](例如，第3进位信号Carry[3])可以从第(n-1)级STn-1(例如，第三级ST3)输出并且可以施加到第n级STn(例如，第四级ST4)的输入端子IN。起始信号的截止电压电平的长度(即，脉冲宽度)可以是3H并且可以长于第一时钟信号CLK1的周期和第二时钟信号CLK2的周期中的每一者的长度。下文中，“1H”可以指一个水平周期或一个水平时间。
每个第一时钟端子CCK1接收第一时钟信号CLK1，并且每个第二时钟端子CCK2可以接收第二时钟信号CLK2。如图3中所示，第一时钟信号CLK1和第二时钟信号CLK2可以是其中重复高电平的第一电压VGH和低电平的第三电压VGL2的方波信号。第一时钟信号CLK1的周期和第二时钟信号CLK2的周期中的每一者可以是2H并且可以包括高电平的子周期和低电平的子周期。第一时钟信号CLK1和第二时钟信号CLK2可以具有相同的波形并且可以具有相位差。第二时钟信号CLK2可以是第一时钟信号CLK1的延迟版本(相移版本)且具有小于或等于1H的预设相移/预设相位差。通过第一时钟信号线供应的第一时钟信号CLK1的脉冲和通过第二时钟信号线供应的第二时钟信号CLK2的脉冲可以不彼此重叠。第一时钟信号CLK1和第二时钟信号CLK2中的每一者的导通电压电平的长度(脉冲宽度)可以等于1H或小于1H，并且可以预设。
复位端子RS可以接收复位信号ESR。复位信号ESR可以是在特定时间点供应到第一级ST1至第n级STn的脉冲。复位信号ESR可以在预设时间具有导通电压电平的第一电压VGH，并且在其它时间具有截止电压电平的第三电压VGL2。预设时间可以是1H。当电力施加到显示设备10(参考图1)时(即，当显示设备10通电时)，复位信号ESR可以作为第一电压VGH供应到第一级ST1至第n级STn用于预设时间；当预设时间过去时，复位信号ESR可以作为第三电压VGL2供应到第一级ST1至第n级STn。
第一电源输入端子V1可以接收第一电压VGH。第二电源输入端子V2可以接收第二电压VGL。第三电源输入端子V3可以接收第三电压VGL2。第三电压VGL2可以小于第二电压VGL。第四电源输入端子V4可以接收第四电压GBI1。第五电源输入端子V5可以接收第五电压GBI2。
图3示出了第一帧Frame1和第二帧Frame2期间的第k级STk的操作。参考图2和图3，第四电压GBI1和第五电压GBI2可以包括以预设间隔(例如，帧、帧的倍数或帧的分数)交替的第一电压VGH和第三电压VGL2。在奇数帧中，施加到第一级ST1至第n级STn中的每一者的第四电压GBI1可以是第一电压VGH，并且第五电压GBI2可以是第三电压VGL2。在偶数帧中，施加到第一级ST1至第n级STn中的每一者的第四电压GBI1可以是第三电压VGL2，并且第五电压GBI2可以是第一电压VGH。第四电压GBI1和第五电压GBI2可以包括以每一帧的q倍(q个帧)或每一帧的1/q(1/q个帧)交替的第一电压VGH和第三电压VGL2，其中，q是2或更大的自然数。一帧(帧区间)可以是用于显示一帧图像的周期。
第一电压VGH、第二电压VGL和第三电压VGL2可以施加到所有的级ST1至STn，并且可以通过从图1中所示的控制器190和/或未示出的电源单元供应。
来自第一输出端子OUT1的输出信号可以是扫描信号和/或发射控制信号。从第一级ST1至第n级STn中的两个连续的级的第一输出端子OUT1输出的输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]可以偏移1H。输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]中的每一者可以通过如图1中所示的相对应的输出线(例如，相对应的发射控制线EL1至ELn)供应到像素PX。输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]的每个截止电压电平的脉冲宽度可以是3H，并且可以等于起始信号的脉冲宽度。
第二输出端子OUT2可以输出进位信号。从第一级ST1至第n级STn中的两个连续的级的第二输出端子OUT2输出的进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……、以及Carry[n]可以偏移1H。进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……、以及Carry[n]中的每个截止电压电平的脉冲宽度可以是3H，并且可以等于起始信号的脉冲宽度。
进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……、以及Carry[n]中的每一者以及输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]中的每一者的截止电压电平的起始点可以比相对应的起始信号的截止电压电平的起始点晚1H。即，进位信号Carry[1]、Carry[2]、Carry[3]、Carry[4]、……、以及Carry[n]中的每一者以及输出信号Out[1]、Out[2]、Out[3]、Out[4]、……、以及Out[n]中的每一者的截止电压电平的起始点可以从起始信号的截止电压电平的起始点延迟预设时间。
图4是根据实施例的包括在图2的发射控制驱动器150中的第k级STk的电路图。
参考图2和图4，第k级STk(k是1至n的范围内的自然数)可以包括第一节点控制器210(或第一控制器210)、第二节点控制器220(或第二控制器220)、第一输出单元230、第二输出单元240、复位单元250和泄漏控制器260。
在第k级STk中，前一进位信号Carry[k-1]可以供应到输入端子IN，第一时钟信号CLK1可以供应到第一时钟端子CCK1，第二时钟信号CLK2可以供应到第二时钟端子CCK2，第一电压VGH可以供应到第一电源输入端子V1，第二电压VGL可以供应到第二电源输入端子V2，第三电压VGL2供应到第三电源输入端子V3，第四电压GBI1可以供应到第四电源输入端子V4，第五电压GBI2可以供应到第五电源输入端子V5，并且复位信号ESR可以供应到复位端子RS。当k＝1时，外部信号STV可以作为起始信号供应到第一级ST1的输入端子IN。
第一节点控制器210可以基于前一进位信号Carry[k-1]和第一时钟信号CLK1控制第一节点Q和第四节点SR_QB的电压，前一进位信号Carry[k-1]是供应到输入端子IN的起始信号，并且第一时钟信号CLK1供应到第一时钟端子CCK1。第一节点控制器210(或第一控制器210)可以包括第一晶体管T1、第三晶体管T3和第四晶体管T4。
术语“晶体管”可以表示“晶体管组”。术语“第(u-v)晶体管”可以表示“第u组第v子晶体管”。第一晶体管T1(或第一晶体管组T1)可以包括在输入端子IN与第一节点Q之间串联连接的第(1-1)晶体管T1-1(或第一组第一子晶体管T1-1)和第(1-2)晶体管T1-2(或第一组第二子晶体管T1-2)。第(1-1)晶体管T1-1和第(1-2)晶体管T1-2的栅极端子可以连接到第一时钟端子CCK1。第一晶体管T1可以在第一时钟信号CLK1处于高电平时导通，并且可以根据前一进位信号Carry[k-1]控制第一节点Q的电压电平。
第三晶体管T3可以包括在第一时钟端子CCK1与第四节点SR_QB之间串联连接的第(3-1)晶体管T3-1和第(3-2)晶体管T3-2。第(3-1)晶体管T3-1和第(3-2)晶体管T3-2的栅极端子可以连接到第一节点Q。第三晶体管T3可以在第一节点Q处于高电平状态时导通，并且可以根据第一时钟信号CLK1控制第四节点SR_QB的电压电平为高电平或低电平。
第四晶体管T4可以连接在第一电源输入端子V1与第四节点SR_QB之间。第四晶体管T4的栅极端子可以连接到第一时钟端子CCK1。第四晶体管T4可以在供应到第一时钟端子CCK1的第一时钟信号CLK1处于高电平时导通，并且可以将供应到第一电源输入端子V1的第一电压VGH传送到第四节点SR_QB以控制第四节点SR_QB为高电平。
第二节点控制器220(或第二控制器220)可以基于供应到第二时钟端子CCK2的第二时钟信号CLK2、供应到第四电源输入端子V4或第五电源输入端子V5的第四电压GBI1或第五电压GBI2来控制第二节点Q_A、第三节点Q_B和第五节点QB的电压。第二节点控制器220可以包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15；第二十三晶体管T23、第二十四晶体管T24和第二十五晶体管T25；以及第一电容器C1、第二电容器C2、第三电容器C3、第四电容器C4和第五电容器C5。第二节点控制器220可以包括第(2-1)节点控制器220A(或第一子控制器220A)和第(2-2)节点控制器220B(或第二子控制器220B)。第(2-1)节点控制器220A可以将第一节点Q选择性地连接到第二节点Q_A或第三节点Q_B。第(2-2)节点控制器220B可以将第五节点QB控制为其中第一节点Q的电压电平被反相的电压电平。
第(2-1)节点控制器220A可以包括：第九晶体管T9、第十晶体管T10；第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15；以及第四电容器C4。
第九晶体管T9可以连接到第二电容器C2的第二端子(第二节点Q_A)与第十晶体管T10之间。第九晶体管T9的栅极端子可以连接到第一电源输入端子V1。
第十晶体管T10可以包括在第九晶体管T9与第三电源输入端子V3之间串联连接的第(10-1)晶体管T10-1和第(10-2)晶体管T10-2。第(10-1)晶体管T10-1和第(10-2)晶体管T10-2的栅极端子可以连接到第五电源输入端子V5。
第十二晶体管T12可以连接到第三电容器C3的第二端子(第三节点Q_B)与第十三晶体管T13之间。第十二晶体管T12的栅极端子可以连接到第一电源输入端子V1。
第十三晶体管T13可以包括在第十二晶体管T12与第三电源输入端子V3之间串联连接的第(13-1)晶体管T13-1和第(13-2)晶体管T13-2。第(13-1)晶体管T13-1和第(13-2)晶体管T13-2的栅极端子可以连接到第四电源输入端子V4。
第十四晶体管T14可以包括在第一节点Q与第二节点Q_A之间串联连接的第(14-1)晶体管T14-1和第(14-2)晶体管T14-2。第(14-1)晶体管T14-1和第(14-2)晶体管T14-2的栅极端子可以连接到第四电源输入端子V4。第十四晶体管T14可以根据供应到第四电源输入端子V4的第四电压GBI1的电压电平而导通/截止。第十四晶体管T14可以导通以将第一节点Q的电压传送到第二节点Q_A。
第十五晶体管T15可以包括在第一节点Q与第三节点Q_B之间串联连接的第(15-1)晶体管T15-1和第(15-2)晶体管T15-2。第(15-1)晶体管T15-1和第(15-2)晶体管T15-2的栅极端子可以连接到第五电源输入端子V5。第十五晶体管T15可以根据供应到第五电源输入端子V5的第五电压GBI2的电压电平而导通/截止。第十五晶体管T15可以导通以将第一节点Q的电压传送到第三节点Q_B。
第十二晶体管T12可以在第二节点Q_A处于高电平时由输入到第一电源输入端子V1的高电平的第一电压VGH导通，第十三晶体管T13可以由输入到第四电源输入端子V4的高电平的第四电压GBI1导通；因此，第三节点Q_B可以通过输入到第三电源输入端子V3的第三电压VGL2处于低电平状态。反相偏置可以通过输入到第五电源输入端子V5的低电平的第五电压GBI2被施加到第十晶体管T10；因此，第十晶体管T10可以截止。
第九晶体管T9可以在第三节点Q_B处于高电平时由输入到第一电源输入端子V1的高电平的第一电压VGH导通，第十晶体管T10可以由输入到第五电源输入端子V5的高电平的第五电压GBI2导通；因此，第二节点Q_A可以通过输入到第三电源输入端子V3的第三电压VGL2处于低电平状态。在这种情况下，反向偏置可以通过输入到第四电源输入端子V4的低电平的第四电压GBI1被施加到第十三晶体管T13；因此，第十三晶体管T13可以截止。
第四电容器C4可以连接在第一电源输入端子V1与第二输出端子OUT2之间，并且可以是升高第二输出端子OUT2的电压的升压电容器。
第(2-2)节点控制器220B可以包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8；第十一晶体管T11；第二十三晶体管T23、第二十四晶体管T24和第二十五晶体管T25；第一电容器C1、第二电容器C2和第三电容器C3；以及第五电容器C5。
第五晶体管T5可以连接在第四节点SR_QB与第六晶体管T6的栅极端子(第一电容器C1的第一端子)之间。第五晶体管T5的栅极端子可以连接到第一电源输入端子V1。
第六晶体管T6可以连接在第一电容器C1的第二端子与第二时钟端子CCK2之间。第六晶体管T6的栅极端子可以连接到第一电容器C1的第一端子。
第七晶体管T7可以连接在第一电容器C1的第二端子与第五节点QB之间。第七晶体管T7的栅极端子可以连接到第二时钟端子CCK2。
第一电容器C1可以连接在第五晶体管T5与第七晶体管T7之间。
第五晶体管T5、第六晶体管T6和第七晶体管T7可以在第一节点Q处于低电平并且供应到第一时钟端子CCK1的第一时钟信号CLK1处于高电平时由输入到第一电源输入端子V1的高电平的第一电压VGH以及高电平的第二时钟信号CLK2导通；因此，第五节点QB可以由于第二时钟信号CLK2而处于高电平状态。
第八晶体管T8可以连接在第二电容器C2的第一端子与第二时钟端子CCK2之间。第八晶体管T8的栅极端子可以连接到第二电容器C2的第二端子和第二节点Q_A。
第二电容器C2可以连接在第八晶体管T8与第二节点Q_A之间。
第十一晶体管T11可以连接在第三电容器C3的第一端子与第二时钟端子CCK2之间。第十一晶体管T11的栅极端子可以连接到第三电容器C3的第二端子和第三节点Q_B。
第三电容器C3可以连接在第十一晶体管T11与第三节点Q_B之间。
第二十三晶体管T23可以连接在第二电容器C2的第一端子与第二电源输入端子V2之间。第二十三晶体管T23的栅极端子可以连接到第四节点SR_QB。
第二十四晶体管T24可以连接在第三电容器C3的第一端子与第二电源输入端子V2之间。第二十四晶体管T24的栅极端子可以连接到第四节点SR_QB。
第五电容器C5可以连接在第五节点QB与第二电源输入端子V2之间以保持第五节点QB的电压。
第二十五晶体管T25可以连接在第五节点QB与第三电源输入端子V3之间。第二十五晶体管T25的栅极端子可以连接到第一节点Q。第二十五晶体管T25可以导通以将第三电压VGL2传送到第五节点QB。
第一输出单元230可以根据第二节点Q_A、第三节点Q_B和第五节点QB的电压电平将高电平或低电平的输出信号Out[k]输出到第一输出端子OUT1。第一输出单元230可以包括第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21。
第十九晶体管T19可以是第一上拉晶体管并且可以连接在第一电源输入端子V1与第一输出端子OUT1之间。第十九晶体管T19的栅极端子可以连接到第二节点Q_A。第十九晶体管T19可以在第二节点Q_A处于高电平时导通，以将第一电压VGH从第一电源输入端子V1供应到第一输出端子OUT1。
第二十晶体管T20可以是第二上拉晶体管并且可以连接在第一电源输入端子V1与第一输出端子OUT1之间。第二十晶体管T20的栅极端子可以连接到第三节点Q_B。第二十晶体管T20可以在第三节点Q_B处于高电平时导通，以将第一电压VGH从第一电源输入端子V1供应到第一输出端子OUT1。
第二十一晶体管T21可以是下拉晶体管并且可以连接在第一输出端子OUT1与第二电源输入端子V2之间。第二十一晶体管T21的栅极端子可以连接到第五节点QB。第二十一晶体管T21可以在第五节点QB处于高电平时导通，以将第二电压VGL从第二电源输入端子V2供应到第一输出端子OUT1。
第二输出单元240可以根据第二节点Q_A、第三节点Q_B和第五节点QB的电压电平将高电平或低电平的进位信号Carry[k]输出到第二输出端子OUT2。第二输出单元240可以包括第十六晶体管T16、第十七晶体管T17和第十八晶体管T18。
第十六晶体管T16可以是第三上拉晶体管并且可以连接在第一电源输入端子V1与第二输出端子OUT2之间。第十六晶体管T16的栅极端子可以连接到第二节点Q_A。第十六晶体管T16可以在第二节点Q_A处于高电平时导通，以将第一电压VGH从第一电源输入端子V1供应到第二输出端子OUT2。
第十七晶体管T17可以是第四上拉晶体管并且可以连接在第一电源输入端子V1与第二输出端子OUT2之间。第十七晶体管T17的栅极端子可以连接到第三节点Q_B。第十七晶体管T17可以在第三节点Q_B处于高电平时导通，以将第一电压VGH从第一电源输入端子V1供应到第二输出端子OUT2。
第十八晶体管T18可以是下拉晶体管并且可以连接在第二输出端子OUT2与第三电源输入端子V3之间。第十八晶体管T18的栅极端子可以连接到第五节点QB。第十八晶体管T18可以在第五节点QB处于高电平时导通，以将第三电压VGL2从第三电源输入端子V3供应到第二输出端子OUT2。
复位单元250可以基于供应到复位端子RS的复位信号ESR复位第一节点Q。复位单元250可以包括第二晶体管T2。第二晶体管T2可以包括在第一节点Q与第二电源输入端子V2之间串联连接的第(2-1)晶体管T2-1和第(2-2)晶体管T2-2。第(2-1)晶体管T2-1和第(2-2)晶体管T2-2的栅极端子可以连接到复位端子RS。当作为高电平脉冲的复位信号ESR施加到复位端子RS时，第二晶体管T2可以导通以将第一节点Q复位(初始化)为第二电压VGL。
当第一节点Q处于导通电压电平状态时，泄漏控制器260可以阻挡连接到第一晶体管T1、第二晶体管T2、第十四晶体管T14和第十五晶体管T15中的每一者的漏极端子/源极端子的第一节点Q处的泄漏电流。泄漏控制器260可以包括第二十二晶体管T22。第二十二晶体管T22的一端可以连接到第一电源输入端子V1，并且另一端可以连接到第(1-1)晶体管T1-1与第(1-2)晶体管T1-2之间的中间节点(公共电极)、第(2-1)晶体管T2-1和第(2-2)晶体管T2-2之间的中间节点(公共电极)、第(14-1)晶体管T14-1与第(14-2)晶体管T14-2之间的中间节点(公共电极)、以及第(15-1)晶体管T15-1与第(15-2)晶体管T15-2之间的中间节点(公共电极)。当第一节点Q处于高电平状态时，第二十二晶体管T22导通，并且可以通过将第一晶体管T1、第二晶体管T2、第十四晶体管T14和第十五晶体管T15的中间节点维持在高电平来减小第一节点Q的漏电流。
图5是示出根据实施例的与图4的第k级STk的操作相关联的信号的波形图。
参考图4和图5，第一区间/周期P1、第二区间/周期P2、第三区间/周期P3、第四区间/周期P4、第五区间/周期P5、第六区间/周期P6、第七区间/周期P7、第八区间/周期P8和第九区间/周期P9中的每一者的宽度可以是1H。图5示出了前一进位信号Carry[k-1](起始信号)；第一时钟信号CLK1；第二时钟信号CLK2；复位信号ESR；第四电压GBI1；第五电压GBI2；第一节点Q、第二节点Q_A、第三节点Q_B、第四节点SR_QB和第五节点QB的节点电压；进位信号Carry[k]；以及输出信号Out[k]。为了方便起见，诸如第一电压VGH的电压电平的导通电压电平可以表示为高电平，并且诸如第二电压VGL或第三电压VGL2的电压电平的截止电压电平可以表示为低电平。图5示出了第一帧Frame1和第二帧Frame2期间的第k级STk的操作。第一帧Frame1包括区间/周期P1至P9。
在第一帧Frame1中，在第一区间P1期间，从前一级输入的前一进位信号Carry[k-1]可以处于高电平，输入到第一时钟端子CCK1的第一时钟信号CLK1可以处于高电平，并且输入到第二时钟端子CCK2的第二时钟信号CLK2可以处于低电平。
第一晶体管T1可以根据第一时钟信号CLK1而导通，使得前一进位信号Carry[k-1]可以被传送到第一节点Q；由此，第一节点Q可以处于高电平状态。因此，第三晶体管T3可以导通，使得第一时钟信号CLK1可以被传送到第四节点SR_QB；由此，第四节点SR_QB可以处于高电平状态。其栅极端子连接到第一节点Q的第二十五晶体管T25导通，并且第五节点QB可以由于来自第三电源输入端子V3的第三电压VGL2而处于低电平状态。
其栅极端子连接到第四电源输入端子V4的第十四晶体管T14导通，第一节点Q连接到第二节点Q_A，并且第二节点Q_A可以处于高电平状态。其栅极端子连接到第一电源输入端子V1的第十二晶体管T12导通，其栅极端子连接到第四电源输入端子V4的第十三晶体管T13导通；因此，第三节点Q_B可以由于从第三电源输入端子V3输入的第三电压VGL2而处于低电平状态。因此，其栅极端子连接到第二节点Q_A的第十六晶体管T16和第十九晶体管T19导通，并且第二输出端子OUT2和第一输出端子OUT1可以基于从第一电源输入端子V1输入的第一电压VGH分别输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]。
在第二区间P2期间，输入到第一时钟端子CCK1的第一时钟信号CLK1可以处于低电平，并且输入到第二时钟端子CCK2的第二时钟信号CLK2可以处于高电平。
第一晶体管T1由第一时钟信号CLK1截止；由此，第一节点Q可以处于浮置状态。第一节点Q和第二节点Q_A可以由于作为升压电容器的第二电容器C2而维持高电平状态。第一节点Q和第二节点Q_A可以由于第二电容器C2而维持比第一区间P1中的第一节点Q和第二节点Q_A的电平更高的电平的电压。因此，第十六晶体管T16和第十九晶体管T19可以维持导通状态，使得高电平的进位信号Carry[k]和高电平的输出信号Out[k]分别被输出。
第三晶体管T3可以将低电平的第一时钟信号CLK1传送到第四节点SR_QB；由此，第四节点SR_QB可以处于低电平状态。
在第三区间P3期间，前一进位信号Carry[k-1]可以转变为低电平，第一时钟信号CLK1可以处于高电平，并且第二时钟信号CLK2可以处于低电平。
第一晶体管T1可以根据第一时钟信号CLK1而导通，使得前一进位信号Carry[k-1]可以被传送到第一节点Q；由此，第一节点Q可以处于低电平状态。因此，第三晶体管T3截止，并且第四晶体管T4导通；由此，来自第一电源输入端子V1的第一电压VGH被传送到第四节点SR_QB。因此，第四节点SR_QB可以处于高电平状态。
假定第十四晶体管T14导通，则第二节点Q_A可以处于低电平状态。第三节点Q_B可以由于第十二晶体管T12和第十三晶体管T13而维持低电平状态。
其栅极端子连接到第一节点Q的第二十五晶体管T25截止；由此，第五节点QB可以维持低电平状态。因此，如第二区间P2中一样，第二输出端子OUT2和第一输出端子OUT1可以分别输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]。
在第四区间P4期间，第一时钟信号CLK1可以处于低电平，并且第二时钟信号CLK2可以处于高电平。
第七晶体管T7根据第二时钟信号CLK2而导通，并且其栅极端子接收第一电压VGH的第五晶体管T5导通；由此，其栅极端子连接到第四节点SR_QB的第六晶体管T6导通，并且第二时钟信号CLK2被传送到第五节点QB。因此，第五节点QB可以处于高电平状态。因此，第十八晶体管T18和第二十一晶体管T21可以导通。第二输出端子OUT2可以输出从第三电源输入端子V3通过第十八晶体管T18供应的低电平的第三电压VGL2作为进位信号Carry[k]。第一输出端子OUT1可以输出从第二电源输入端子V2通过第二十一晶体管T21供应的低电平的第二电压VGL作为输出信号Out[k]。
在第五区间P5期间，第一时钟信号CLK1可以处于高电平，并且第二时钟信号CLK2可以处于低电平。第五节点QB可以由于第五电容器C5而维持高电平，并且第一输出端子OUT1和第二输出端子OUT2可以分别连续输出低电平的输出信号Out[k]和低电平的进位信号Carry[k]。
在第六区间P6期间，前一进位信号Carry[k-1]可以转变为高电平，第一时钟信号CLK1可以处于低电平，并且第二时钟信号CLK2可以处于高电平。
第一晶体管T1由于第一时钟信号CLK1而截止，并且第一节点Q和第二节点Q_A可以维持低电平状态。第七晶体管T7根据第二时钟信号CLK2导通，并且其栅极端子接收第一电压VGH的第五晶体管T5导通；由此，其栅极端子连接到第四节点SR_QB的第六晶体管T6导通，并且第二时钟信号CLK2被传送到第五节点QB。因此，第五节点QB可以维持高电平状态。因此，第一输出端子OUT1和第二输出端子OUT2可以分别连续输出低电平的输出信号Out[k]和低电平的进位信号Carry[k]。
在第七区间P7期间，第一时钟信号CLK1可以处于高电平，并且第二时钟信号CLK2可以处于低电平。
第一晶体管T1可以根据第一时钟信号CLK1导通，使得前一进位信号Carry[k-1]可以被传送到第一节点Q；由此，第一节点Q可以处于高电平状态。因此，第三晶体管T3可以导通，使得第一时钟信号CLK1可以被传送到第四节点SR_QB；由此，第四节点SR_QB可以处于高电平状态。其栅极端子连接到第一节点Q的第二十五晶体管T25导通，并且第五节点QB可以由于来自第三电源输入端子V3的第三电压VGL2而处于低电平状态。
其栅极端子连接到第四电源输入端子V4的第十四晶体管T14导通，第一节点Q连接到第二节点Q_A，并且第二节点Q_A可以处于高电平状态。其栅极端子连接到第一电源输入端子V1的第十二晶体管T12导通，并且其栅极端子连接到第四电源输入端子V4的第十三晶体管T13导通；因此，第三节点Q_B可以由于从第三电源输入端子V3输入的第三电压VGL2而处于低电平状态。因此，其栅极端子连接到第二节点Q_A的第十六晶体管T16和第十九晶体管T19导通，并且第二输出端子OUT2和第一输出端子OUT1可以基于从第一电源输入端子V1输入的第一电压VGH分别输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]。
第八区间P8期间的第k级STk的操作可以与第二区间P2期间的第k级STk的操作基本上相同，并且第九区间P9期间的第k级STk的操作可以与第七区间P7期间的第k级STk的操作基本上相同。
在第二帧Frame2(或第二帧区间)期间，在输入到第k级STk的信号之中，第四电压GBI1变为低电平，第五电压GBI2变为高电平，并且其它信号的电压电平与第一帧Frame1期间输入到第k级STk的信号的电压电平相同。因此，第二节点Q_A的电压电平和第三节点Q_B的电压电平可以分别是第一帧Frame1期间的第三节点Q_B的电压电平和第二节点Q_A的电压电平。第二输出端子OUT2和第一输出端子OUT1可以由于其栅极端子连接到第三节点Q_B的第十七晶体管T17和第二十晶体管T20的导通状态而分别输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]。
如果使用单个晶体管输出高电平的进位信号Carry[k]和高电平的输出信号Out[k]，则可能由于晶体管的长时间导通偏置而出现阈值电压偏移。在实施例中，因为第四电压GBI1和第五电压GBI2的电压电平以帧为基础变化，所以第十六晶体管T16和第十七晶体管T17可以以帧为基础依次导通和截止，并且第十九晶体管T19和第二十晶体管T20可以以帧为基础依次导通和截止。有利地，可以减少或防止第十六晶体管T16、第十七晶体管T17、第十九晶体管T19和第二十晶体管T20的阈值电压的不希望的变化。
图6至图12中的每一者是根据实施例的发射控制驱动器的第k级STk的电路图。
图6中所示的第k级STk与图4中所示的第k级STk的不同之处在于，第五电容器C5连接在第五节点QB与第三电源输入端子V3之间。其它配置和操作基本上相同。
图7中所示的第k级STk与图4中所示的第k级STk的不同之处在于，第六电容器C6额外连接在第五节点QB与第三电源输入端子V3之间。其它配置和操作基本上相同。
图8中所示的第k级STk与图4中所示的第k级STk的不同之处在于，去除了第五电容器C5。其它配置和操作基本上相同。
图9中所示的第k级STk与图4中所示的第k级STk的不同之处在于，第(1-1)晶体管T1-1和第(1-2)晶体管T1-2、第(2-1)晶体管T2-1和第(2-2)晶体管T2-2、第(14-1)晶体管T14-1和第(14-2)晶体管T14-2、以及第(15-1)晶体管T15-1和第(15-2)晶体管T15-2分别由具有单晶体管结构的第一晶体管T1、第二晶体管T2、第十四晶体管T14、以及第十五晶体管T15替换，并且去除了第(22-1)晶体管T22-1和第(22-2)晶体管T22-2。其它配置和操作基本上相同。
图10中所示的第k级STk与图9中所示的第k级STk的不同之处在于，第五电容器C5连接在第五节点QB与第三电源输入端子V3之间。其它配置和操作基本上相同。
图11中所示的第k级STk与图9中所示的第k级STk的不同之处在于，第六电容器C6额外连接在第五节点QB与第三电源输入端子V3之间。其它配置和操作基本上相同。
图12中所示的第k级STk与图9中所示的第k级STk的不同之处在于，去除了第五电容器C5。其它配置和操作基本上相同。
发射控制驱动器可以包括N型晶体管。发射控制驱动器可以补偿晶体管的特性劣化(其可能是由偏置应力引起的)，或者可以减轻漏电流增加(其可能是由高温引起的)，并且可以产生具有足够高的电平的导通电压的发射控制信号。
包括发射控制驱动器的显示设备可以是有机发光显示设备、无机发光显示设备或量子点发光显示设备。
根据实施例，发射控制驱动器可以稳定输出发射控制信号。根据实施例，包括发射控制驱动器的显示设备可以显示具有令人满意的质量的图像。
所描述的实施例应当被认为是说明性的含义，而不是用于限制的目的。每个实施例中的特征或方面的描述通常应被认为可用于其它实施例中的其它类似特征或其它类似方面。尽管已经参照附图描述了实施例，但是在不脱离由所附权利要求限定的范围的情况下，可以在所描述的实施例中进行形式和细节上的各种改变。

Claims (20)

1.一种发射控制驱动器，其中，所述发射控制驱动器包括级，所述级包括：
输入端子，配置为接收起始信号；
第一电源输入端子，配置为接收导通电压电平的第一电压；
第二电源输入端子，配置为接收截止电压电平的第二电压；
第一时钟端子，配置为接收第一时钟信号；
第二时钟端子，配置为接收第二时钟信号；
第一控制器，配置为基于起始信号和所述第一时钟信号控制第一节点的电压电平；
第二控制器，配置为基于所述第二时钟信号和所述第一节点的所述电压电平控制第二节点的电压电平和第三节点的电压电平中的每一者以等于所述第一节点的所述电压电平或所述第一节点的所述电压电平的相反电压电平，并且还配置为控制第五节点的电压电平以等于所述第一节点的所述电压电平的所述相反电压电平；
第一输出端子；以及
第一输出单元，配置为将栅极控制信号输出到所述第一输出端子，其中，当所述第二节点和所述第三节点中的至少一者处于导通电压电平状态时，所述栅极控制信号具有所述第一电压，并且其中，当所述第五节点处于导通电压电平状态时，所述栅极控制信号具有所述第二电压。
2.根据权利要求1所述的发射控制驱动器，其中，所述级还包括：
第三电源输入端子，配置为接收所述截止电压电平的第三电压；
第二输出端子；以及
第二输出单元，配置为将进位信号输出到所述第二输出端子，其中，当所述第二节点和所述第三节点中的至少一者处于所述导通电压电平状态时，所述进位信号具有所述第一电压，其中，当所述第五节点处于截止电压电平状态时，所述进位信号具有所述第三电压，并且其中，所述第三电压小于所述第二电压。
3.根据权利要求1所述的发射控制驱动器，其中，所述级从所述发射控制驱动器外部的装置或从包括在所述发射控制驱动器中的前一级接收所述起始信号。
4.根据权利要求2所述的发射控制驱动器，其中，所述第二节点和所述第三节点基于帧的倍数或分数顺序地进入所述导通电压电平状态，
其中，所述第一输出单元包括：
第一上拉晶体管，电连接在所述第一输出端子与所述第一电源输入端子之间，所述第一上拉晶体管的栅极端子电连接到所述第二节点；以及
第二上拉晶体管，电连接在所述第一输出端子与所述第一电源输入端子之间，所述第二上拉晶体管的栅极端子电连接到所述第三节点，并且
其中，所述第二输出单元包括：
第三上拉晶体管，电连接在所述第二输出端子与所述第一电源输入端子之间，所述第三上拉晶体管的栅极端子电连接到所述第二节点；以及
第四上拉晶体管，电连接在所述第二输出端子与所述第一电源输入端子之间，所述第四上拉晶体管的栅极端子电连接到所述第三节点。
5.根据权利要求1所述的发射控制驱动器，其中，所述第二时钟信号是所述第一时钟信号的相移版本，并且其中，所述第一时钟信号与所述第二时钟信号之间的相位差被预设。
6.根据权利要求1所述的发射控制驱动器，其中，所述起始信号的截止电压电平的长度长于所述第一时钟信号的周期和所述第二时钟信号的周期中的每一者的长度。
7.根据权利要求1所述的发射控制驱动器，其中，所述栅极控制信号的截止电压电平的起始点从所述起始信号的截止电压电平的起始点延迟预设时间。
8.根据权利要求7所述的发射控制驱动器，其中，所述栅极控制信号的所述截止电压电平的长度等于所述起始信号的所述截止电压电平的长度。
9.根据权利要求1所述的发射控制驱动器，其中，所述第一控制器包括：
第一晶体管，电连接在所述输入端子与所述第一节点之间，其中，所述第一晶体管的栅极端子电连接到所述第一时钟端子；
第三晶体管，电连接在所述第一时钟端子与第四节点之间，其中，所述第三晶体管的栅极端子电连接到所述第一节点；以及
第四晶体管，电连接在所述第一电源输入端子与所述第四节点之间，其中，所述第四晶体管的栅极端子电连接到所述第一时钟端子。
10.根据权利要求1所述的发射控制驱动器，其中，所述第二控制器包括：
第一子控制器，配置为控制所述第二节点的所述电压电平或所述第三节点的所述电压电平以等于所述第一节点的所述电压电平且间隔为帧的倍数或分数；以及
第二子控制器，配置为控制所述第五节点的所述电压电平以等于所述第一节点的所述电压电平的所述相反电压电平。
11.根据权利要求10所述的发射控制驱动器，其中，所述级还包括：
第二输出端子，配置为输出进位信号；
第三电源输入端子，配置为接收小于所述第二电压的第三电压；
第四电源输入端子，配置为接收第四电压；以及
第五电源输入端子，配置为接收第五电压，所述第五电压的电压电平是所述第四电压的电压电平的相反电压电平，
其中，所述第一子控制器包括：
第十四晶体管，电连接在所述第一节点与所述第二节点之间，其中，所述第十四晶体管的栅极端子电连接到所述第四电源输入端子；
第十五晶体管，电连接在所述第一节点与所述第三节点之间，其中，所述第十五晶体管的栅极端子电连接到所述第五电源输入端子；
第十二晶体管，电连接在所述第三节点与第十三晶体管之间，其中，所述第十二晶体管的栅极端子电连接到所述第一电源输入端子；
所述第十三晶体管，电连接在所述第十二晶体管与所述第三电源输入端子之间，其中，所述第十三晶体管的栅极端子电连接到所述第四电源输入端子；
第九晶体管，电连接在所述第二节点与第十晶体管之间，其中，所述第九晶体管的栅极端子电连接到所述第一电源输入端子；
所述第十晶体管，电连接在所述第九晶体管与所述第三电源输入端子之间，其中，所述第十晶体管的栅极端子电连接到所述第五电源输入端子；以及
升压电容器，电连接在所述第一电源输入端子与所述第二输出端子之间。
12.根据权利要求10所述的发射控制驱动器，其中，所述级还包括：第三电源输入端子，配置为接收小于所述第二电压的第三电压；并且
其中，所述第二子控制器包括：
第五晶体管，电连接在第四节点与第一电容器的第一端子之间，其中，所述第五晶体管的栅极端子电连接到所述第一电源输入端子；
第六晶体管，电连接在所述第一电容器的第二端子与所述第二时钟端子之间，其中，所述第六晶体管的栅极端子电连接到所述第一电容器的所述第一端子；
第七晶体管，电连接在所述第一电容器的所述第二端子与所述第五节点之间，其中，所述第七晶体管的栅极端子电连接到所述第二时钟端子；
第八晶体管，电连接在所述第二时钟端子与第二电容器的第一端子之间，其中，所述第八晶体管的栅极端子电连接到所述第二电容器的第二端子和所述第二节点；
第十一晶体管，电连接在所述第二时钟端子与第三电容器的第一端子之间，其中，所述第十一晶体管的栅极端子电连接到所述第三电容器的第二端子和所述第三节点；
第二十三晶体管，电连接在所述第二电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十三晶体管的栅极端子电连接到所述第四节点；
第二十四晶体管，电连接在所述第三电容器的所述第一端子与所述第二电源输入端子之间，其中，所述第二十四晶体管的栅极端子电连接到所述第四节点；以及
第二十五晶体管，电连接在所述第五节点与所述第三电源输入端子之间，其中，所述第二十五晶体管的栅极端子电连接到所述第一节点。
13.根据权利要求12所述的发射控制驱动器，其中，所述级还包括电连接在所述第五节点与所述第三电源输入端子之间的第五电容器。
14.根据权利要求13所述的发射控制驱动器，其中，所述级还包括电连接在所述第五节点与所述第二电源输入端子之间的第六电容器。
15.根据权利要求12所述的发射控制驱动器，其中，所述级还包括电连接在所述第五节点与所述第二电源输入端子之间的第五电容器。
16.根据权利要求2所述的发射控制驱动器，其中，所述第二输出单元包括：
第十六晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十六晶体管的栅极端子电连接到所述第二节点；
第十七晶体管，电连接在所述第一电源输入端子与所述第二输出端子之间，其中，所述第十七晶体管的栅极端子电连接到所述第三节点；以及
第十八晶体管，电连接在所述第三电源输入端子与所述第二输出端子之间，其中，所述第十八晶体管的栅极端子电连接到所述第五节点。
17.根据权利要求1所述的发射控制驱动器，其中，所述第一输出单元包括：
第十九晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第十九晶体管的栅极端子电连接到所述第二节点；
第二十晶体管，电连接在所述第一电源输入端子与所述第一输出端子之间，其中，所述第二十晶体管的栅极端子电连接到所述第三节点；以及
第二十一晶体管，电连接在所述第二电源输入端子与所述第一输出端子之间，其中，所述第二十一晶体管的栅极端子电连接到所述第五节点。
18.根据权利要求1所述的发射控制驱动器，其中，所述级还包括：
复位端子，配置为接收复位信号；以及
第二晶体管，电连接在所述第一节点与所述第二电源输入端子之间，其中，所述第二晶体管的栅极端子电连接到所述复位端子。
19.根据权利要求9所述的发射控制驱动器，其中，所述第一晶体管包括彼此串联电连接的第一子晶体管和第二子晶体管，并且
其中，所述级还包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第一晶体管的所述第一子晶体管和所述第二子晶体管的中间节点之间，所述第二十二晶体管的栅极端子电连接到所述第一节点。
20.根据权利要求11所述的发射控制驱动器，其中，所述第十四晶体管和所述第十五晶体管中的每一者包括彼此串联电连接的第一子晶体管和第二子晶体管，并且
其中，所述级还包括第二十二晶体管，所述第二十二晶体管电连接在所述第一电源输入端子与所述第十四晶体管和所述第十五晶体管中的每一者的所述第一子晶体管和所述第二子晶体管的中间节点之间，所述第二十二晶体管的栅极端子电连接到所述第一节点。
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