CN116048175B - 一种超低功耗大负载高压cmos有源缓冲器 - Google Patents

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Abstract

本发明提供了一种超低功耗大负载高压CMOS有源缓冲器，用于提供一种具有低功耗与大负载驱动能力的缓冲器，包括：第一级运放单元的正向输入端连接一输入电压，第一级运放单元的负向输入端连接第二级运放单元的输出端，用于对输入电压和第二级运放单元输出的跟随电压进行比较，输出比较信号；第二级运放单元的第一端连接第一级运放单元的输出电压，第二级运放单元的第二端连接输出单元，第二级运放单元用于输出跟随电压；输出单元的一端连接第二级运放单元的输出端，另一端接入负载，用于镜像跟随电压，输出缓冲电压；供电流单元与第一级运放单元和第二级运放单元相连接，用于使第一级运放单元和第二级运放单元流向地的电流相同。

Description

一种超低功耗大负载高压CMOS有源缓冲器
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种超低功耗大负载高压CMOS有源缓冲器。
背景技术
缓冲器是模拟电路领域中的重要电路。通常，缓冲器用于将输入信号转换为输出信号，使输出信号在维持输入信号所承载的特性的同时，具有不同于输入信号的驱动能力。
缓冲器在无线通信系统中具有重要作用。图1为基于片内电容线性电荷泵的低功耗闭环LCD驱动电路结构框图，包括：分频器10、升压电路模块20、电压选择器30、偏压发生器40、缓冲器50、选择器矩阵60、低功耗振荡器（low power oscillator，LPOSC）70、过滤器80和比较器90。首先低功耗振荡器70生成时钟信号，分频器10接入低功耗振荡器70，所述分频器10用于将所述低功耗振荡器70生成的时钟信号进行分频，输出分频后的时钟信号，升压电路模块20输入电源电压VIN和所述分频后的时钟信号，输出升压电压V5，升压电路模块20 向电压选择器30提供升压电路模块20 的输出电压，偏压发生器40，输入所述目标电压VLCD，用于利用目标电压VLCD输出一组偏置电压，在偏压发生器40与选择器矩阵60之间须耦接缓冲器50，缓冲器50用于为选择器矩阵60提供足够的驱动能力，因此，在模拟电路领域，提供一种具有低功耗与大负载驱动能力的缓冲器成为关注重点。
发明内容
本发明的目的在于提供一种超低功耗大负载高压CMOS有源缓冲器，用以提供一种具有低功耗与大负载驱动能力的缓冲器。
第一方面，本发明提供了一种超低功耗大负载高压CMOS有源缓冲器，该包括：第一级运放单元、第二级运放单元、输出单元和供电流单元，其中：
第一级运放单元的正向输入端Vin+连接一输入电压，所述第一级运放单元的负向输入端Vin-连接所述第二级运放单元的输出端，用于对所述输入电压和所述第二级运放单元输出的电压进行比较，输出驱动电流。第二级运放单元的第一端连接所述第一级运放单元的输出电压，所述第二级运放单元的第二端连接输出单元，所述第二级运放单元用于输出跟随电压Vx。
输出单元的一端连接所述第二级运放单元的输出端，另一端接入负载用于镜像所述跟随电压Vx，输出缓冲电压Vout。供电流单元与所述第一级运放单元和第二级运放单元相连接，用于使第一级运放单元和第二级运放单元流向地的电流相同。
本发明提供的超低功耗大负载高压CMOS有源缓冲器的有益效果在于：一方面，一方面，该有源缓冲器中的第二级运放单元将输出单元和第一级运放单元相隔离，第二级运放单元和输出单元之间的放大倍数可调，所以驱动能力可调节，另一方面，第二级运放单元的负载很小，大部分的负载都接在输出单元，这样可以在保证非常低功耗的同时，可以使得该有源缓冲器的设计可以承载非常大的负载。该设计方案可以利用耐压为3.3V的MOS管器件实现可以抗高电压的有源缓冲器，最终实现高压LCD驱动器的缓冲器。
可选地，第一级运放单元包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2以及第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6。所述第一NMOS管MN1的漏极与所述第三NMOS管MN3的源极相连；所述第二NMOS管MN2的漏极与第四NMOS管MN3的源极相连；所述第一NMOS管MN1的栅极为所述第一级运放单元的负向输入端Vin-，所述第二NMOS管MN2的栅极为所述第一级运放单元的正向输入端Vin+；第三NMOS管MN3的栅极和第四NMOS管MN4的栅极短接后，共同接所述第一电流源Is1；第五NMOS管MN5的栅极和第五NMOS管MN5的漏极短接后接入所述第一电流源Is1，第六NMOS管MN6的栅极和第六NMOS管MN6的漏极短接后接入第五NMOS管MN5的源极，第六NMOS管MN6的源极、第一NMOS管MN1的源极和第二NMOS管MN2的源极短接后接入供电流单元；所述第三NMOS管MN3的漏极与所述第一PMOS管MP1的漏极相连，所述第三NMOS管MN3的漏极通过第一开关K1与所述第一PMOS管MP1的栅极相连；所述第四NMOS管MN4的漏极与所述第二PMOS管MP2的漏极相连，所述第四NMOS管MN4的漏极通过第二开关K2与所述第二PMOS管MP2的栅极相连；所述第一PMOS管MP1的源极和第二PMOS管MP2的源极与高压电源电压VBAT相连。可选的，所述高压电源电压VBAT用于提供大于3 .3V的工作电压。例如VBAT为5.5V。
可选地，第二级运放单元包括第三PMOS管MP3、第四PMOS管MP4、第七NMOS管MN7和第五PMOS管MP5。第三PMOS管MP3的栅极连接所述第一级运放单元的比较信号，所述第三PMOS管MP3的源极与高压电源电压VBAT相连，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第七NMOS管MN7的栅极和漏极短接后与所述第四PMOS管MP4的漏极相连，第四PMOS管MP4的栅极接入断电保护电压Vpro，其中，断电保护电压Vpro约等于高压电源电压VBAT的一半。第七NMOS管MN7的栅极接入所述输出单元，第七NMOS管MN7的源极接入所述第一级运放单元的负向输入端Vin-，且第七NMOS管MN7的源极与第五PMOS管MP5的源极相连，第五PMOS管MP5的栅极接入所述输出单元，第五PMOS管MP5的漏极连接所述供电流单元。
可选地，输出单元包括第八NMOS管MN8和第六PMOS管MP6，所述第八NMOS管(MN8)和第六PMOS管(MP6)为LDMOS管。第八NMOS管MN8的栅极连接所述第七NMOS管MN7的栅极，所述第八NMOS管MN8的漏极通过第三开关K3与高压电源电压VBAT相连；第八NMOS管MN8的源极与第六PMOS管MP6的源极相连，所述第六PMOS管MP6的栅极连接至所述第五PMOS管MP5的栅极，所述第六PMOS管MP6的漏极通过第五开关接地。
可选地，供电流单元包括第二电流源Is2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11，其中，第二电流源Is2连接第九NMOS管MN9的漏极，第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11共栅，且第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11的源极均接地。
可选地，有源缓冲器还可以包括用于提供断电保护电压Vpro的断电保护单元，所述断电保护单元包括电平转换器和所述第七PMOS管MP7和所述第八PMOS管MP8，用于在上述有源缓冲器断电时为所述第二级运放单元提供断电保护电压Vpro，以使得所述缓冲器在断电情况下耐高压。其中，所述电平转换器用于将控制信号Pu从低压域转换到高压域，所述第七PMOS管MP7的栅极接入所述电平转换器的输出端，所述第七PMOS管MP7的和第八PMOS管MP8的源极互连，所述第八PMOS管MP8的栅极输入所述控制信号Pu。
可选地，上述有源缓冲器还可以包括隔离单元06，所述隔离单元06包括：第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14，所述第二电流源Is2通过所述第十二NMOS管MN12连接第九NMOS管MN9的漏极，所述第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14共栅，且第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14的源极分别通过第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11接地，第十三NMOS管MN13的漏极接所述第六NMOS管MN6的源极，所述第十四NMOS管MN14的漏极接所述第五PMOS管MP5的源极。
附图说明
图1为现有提供的一种基于片内电容线性电荷泵的低功耗闭环LCD驱动电路示意图；
图2为本发明实施例提供的一种超低功耗大负载高压CMOS有源缓冲器的电路架构图；
图3为本发明实施例提供的另一种超低功耗大负载高压CMOS有源缓冲器的电路图；
图4为本发明实施例提供的一种断电保护单元的电路图；
图5为本发明实施例提供的另一种超低功耗大负载高压CMOS有源缓冲器的电路图；
图6为本发明实施例提供的源缓冲器的等效电路图。
元件标号说明
第一级运放单元01；第二级运放单元02；输出单元03；供电流单元04；断电保护单元 05；隔离单元06；
Vx 跟随电压；Vout 缓冲电压；Vpro断电保护电压；Pu控制信号。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
参照图2，为本发明实施例提供的超低功耗大负载高压CMOS有源缓冲器的电路架构图，包括：第一级运放单元01、第二级运放单元02、输出单元03和供电流单元04，其中：
第一级运放单元01的正向输入端Vin+连接一输入电压，所述第一级运放单元01的负向输入端Vin-连接所述第二级运放单元的输出端，用于对所述输入电压和所述第二级运放单元02输出的电压进行比较，输出驱动电流。
第二级运放单元02的第一端连接所述第一级运放单元01的输出电压，所述第二级运放单元02的第二端连接输出单元03，所述第二级运放单元02用于输出跟随电压Vx。
输出单元03的一端连接所述第二级运放单元02的输出端，另一端接入负载用于镜像所述跟随电压Vx，输出缓冲电压Vout。
供电流单元04与所述第一级运放单元01和第二级运放单元02相连接，用于使第一级运放单元01和第二级运放单元02流向地的电流相同。
一方面，该有源缓冲器中的第二级运放单元将输出单元和第一级运放单元相隔离，第二级运放单元和输出单元之间的放大倍数可调，所以驱动能力可调节，另一方面，第二级运放单元的负载很小，大部分的负载都接在输出单元，这样可以在保证非常低功耗的同时，可以使得该有源缓冲器的设计可以承载非常大的负载。该设计方案可以利用耐压为3.3V的MOS管器件实现可以抗高电压的有源缓冲器，最终实现高压LCD驱动器的缓冲器。
结合图3所示的电路图来说，第一级运放单元01包括第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2以及第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6。所述第一NMOS管MN1的漏极与所述第三NMOS管MN3的源极相连；所述第二NMOS管MN2的漏极与第四NMOS管MN4的源极相连；所述第一NMOS管MN1的栅极为所述第一级运放单元01的负向输入端Vin-，所述第二NMOS管MN2的栅极为所述第一级运放单元01的正向输入端Vin+；第三NMOS管MN3的栅极和第四NMOS管MN4的栅极短接后，共同接所述第一电流源Is1；第五NMOS管MN5的栅极和第五NMOS管MN5的漏极短接后接入所述第一电流源Is1，第六NMOS管MN6的栅极和第六NMOS管MN6的漏极短接后接入第五NMOS管MN5的源极，第六NMOS管MN6的源极、第一NMOS管MN1的源极和第二NMOS管MN2的源极短接后接入供电流单元04；所述第三NMOS管MN3的漏极与所述第一PMOS管MP1的漏极相连，所述第三NMOS管MN3的漏极通过第一开关K1与所述第一PMOS管MP1的栅极相连；所述第四NMOS管MN4的漏极与所述第二PMOS管MP2的漏极相连，所述第四NMOS管MN4的漏极通过第二开关K2与所述第二PMOS管MP2的栅极相连；所述第一PMOS管MP1的源极和第二PMOS管MP2的源极与高压电源电压VBAT相连。可选的，所述高压电源电压VBAT用于提供大于3 .3V的工作电压。例如VBAT为5.5V。
如图3所示，所述第二级运放单元02包括第三PMOS管MP3、第四PMOS管MP4、第七NMOS管MN7和第五PMOS管MP5。第三PMOS管MP3的栅极连接所述第一级运放单元的比较信号，所述第三PMOS管MP3的源极与高压电源电压VBAT相连，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第七NMOS管MN7的栅极和漏极短接后与所述第四PMOS管MP4的漏极相连，第四PMOS管MP4的栅极接入断电保护电压Vpro，其中，断电保护电压Vpro约等于高压电源电压VBAT的一半。第七NMOS管MN7的栅极接入所述输出单元03，第七NMOS管MN7的源极接入所述第一级运放单元01的负向输入端Vin-，且第七NMOS管MN7的源极与第五PMOS管MP5的源极相连，第五PMOS管MP5的栅极接入所述输出单元03，第五PMOS管MP5的漏极连接所述供电流单元04。从图3中可见，一方面，上述电路中经过第七NMOS管MN7和第八NMOS管MN8之后，缓冲电压Vout=Vx+VgsMN7-VgsMN8，其中VgsMN7为第七NMOS管MN7的阈值电压，VgsMN8为第八NMOS管MN8的阈值电压，VgsMN7和VgsMN8随工艺变化同增同减，基本相等。另一方面，上述电路中经过第五PMOS管MP5和第六PMOS管MP6之后，缓冲电压Vout=Vx-VgsMP5+VgsMP6，VgsMP5为第五PMOS管MP5的阈值电压，VgsMP6为第六PMOS管MP6的阈值电压，VgsMP5和VgsMP6随工艺变化同增同减，基本相等。所以可以得出Vout等于Vx的结论，因此将述第一级运放单元01的负向输入端Vin-连接所述第二级运放单元的输出端，相当于将第一级运放单元01的负向输入端Vin-接入缓冲电压Vout。
另外，如图3所示，输出单元03包括第八NMOS管MN8和第六PMOS管MP6，所述第八NMOS管MN8和第六PMOS管MP6为LDMOS管，第八NMOS管MN8的栅极连接所述第七NMOS管MN7的栅极，所述第八NMOS管MN8的漏极通过第三开关K3与高压电源电压VBAT相连；第八NMOS管MN8的源极与第六PMOS管MP6的源极相连，所述第六PMOS管MP6的栅极连接至所述第五PMOS管MP5的栅极，所述第六PMOS管MP6的漏极通过第五开关K5接地。
另外，如图3所示，供电流单元04包括第二电流源Is2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11，其中，第二电流源Is2连接第九NMOS管MN9的漏极，且第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11共栅，且第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11的源极均接地。
从图3可见，上述缓冲器电路可以支持接入大负载，例如上述电路整体功耗可以为100nA，但是能够接入的大负载可以是1uF，且不需要额外补偿电路。
如图4所示，上述有源缓冲器还可以包括用于提供断电保护电压Vpro的断电保护单元05，所述断电保护单元05包括电平转换器和所述第七PMOS管MP7和所述第八PMOS管MP8，用于在上述有源缓冲器断电时为所述第二级运放单元提供断电保护电压Vpro，以使得所述缓冲器在断电情况下耐高压。断电保护单元可以使得缓冲器不论是上电情况下，还是掉电情况下，内部的电路都不能超过自己本身的最高耐压，第四PMOS管MP4和断电保护电压Vpro的存在保证了在上电情况下没有过压问题；断电保护单元保证了在掉电情况下没有过压问题。
其中，所述电平转换器用于将控制信号Pu从低压域转换到高压域，所述第七PMOS管MP7的栅极接入所述电平转换器的输出端，所述第七PMOS管MP7的和第八PMOS管MP8的源极互连，所述第八PMOS管MP8的栅极输入所述控制信号Pu。其中，当缓冲器下电时，第四PMOS管MP4的Vgs为0V，栅极电压和源极电压也为0V，如果不接断电保护电压，栅极电压和漏极之间的压差可能会超过3.3V，而当接入断电保护电压后，因断电保护电压Vpro等于VBAT的一半，能够保证栅极电压和漏极之间的压差小于3.3V，当VBAT为5.5v时，因第四PMOS管MP4可以起到隔离作用，因此可以保证耐压为3.3V的第三PMOS管MP3可以抗5.5V电压。
如图5所示，上述有源缓冲器还可以包括隔离单元06，所述隔离单元06包括：第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14，所述第二电流源Is2通过所述第十二NMOS管MN12连接第九NMOS管MN9的漏极，所述第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14共栅，且第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14的源极分别通过第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11接地，第十三NMOS管MN13的漏极接所述第六NMOS管MN6的源极，所述第十四NMOS管MN14的漏极接所述第五PMOS管MP5的源极。
如图6所示，上述有源缓冲器的等效电路如图6所示，图6为本发明实施例的有源缓冲器忽略供电流单元04和隔离单元06时的等效电路图。所述有源缓冲器的正向输入端Vin+接收一输入电压，其负向输入端Vin-与输出端短接，从而构成一闭环结构，有源缓冲器的输出端输出缓冲电压Vout。
对于本发明实施例所述的有源缓冲器，在实际应用时，其输出端一般是与工作在高压工作电源的核心（core）器件相接，考虑到后接电路的可靠性问题，需要保证在任何时候（包括上电和断电时刻），所述有源缓冲器的输出端都不能看到高压工作电压。需要说明的是，为保障所述有源缓冲器的可靠性，上述PMOS管和NMOS管一般均采用IO器件，各个MOS管都可以工作在3.3V高压电压域。本发明能够实现用耐压为3.3V的器件实现了可以抗5.5V电压的有源缓冲器，为最终实现高压LCD驱动器的大负载驱动能力提供了超低功耗设计的解决方案，缺省状态下，静态功耗仅50nA，负载能力最大可达100uA结构简单，两级放大单元实现放大，且不需要额外补偿电路。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (5)

1.一种超低功耗大负载高压CMOS有源缓冲器，用于驱动大负载，其特征在于，包括：
第一级运放单元，所述第一级运放单元的正向输入端Vin+连接一输入电压，所述第一级运放单元的负向输入端Vin-连接第二级运放单元的输出端，用于对所述输入电压和所述第二级运放单元输出的电压进行比较，输出驱动电流；
第二级运放单元，所述第二级运放单元的第一端连接所述第一级运放单元的输出电压，所述第二级运放单元的第二端连接输出单元，所述第二级运放单元用于输出跟随电压；所述第二级运放单元包括第三PMOS管MP3、第四PMOS管MP4、第七NMOS管MN7和第五PMOS管MP5，其中：第三PMOS管MP3的栅极连接所述第一级运放单元的比较信号，所述第三PMOS管MP3的源极与高压电源电压VBAT相连，第三PMOS管MP3的漏极连接第四PMOS管MP4的源极，第七NMOS管MN7的栅极和漏极短接后与所述第四PMOS管MP4的漏极相连，第四PMOS管MP4的栅极接入断电保护电压Vpro，第七NMOS管MN7的栅极接入所述输出单元，第七NMOS管MN7的源极接入所述第一级运放单元的负向输入端Vin-，且第七NMOS管MN7的源极与第五PMOS管MP5的源极相连，第五PMOS管MP5的栅极接入所述输出单元，第五PMOS管MP5的漏极连接供电流单元；
输出单元，所述输出单元的一端连接所述第二级运放单元的输出端，另一端接入负载，用于镜像所述跟随电压，输出缓冲电压；
供电流单元，与所述第一级运放单元和第二级运放单元相连接，用于使第一级运放单元和第二级运放单元流向地的电流相同；
还包括断电保护单元，所述断电保护单元包括电平转换器和第七PMOS管MP7和第八PMOS管MP8，用于在所述缓冲器断电时为所述第二级运放单元提供断电保护电压Vpro，以使得所述缓冲器在断电情况下耐高压；
所述电平转换器用于将控制信号Pu从低压域转换到高压域，所述第七PMOS管MP7的栅极接入所述电平转换器的输出端，所述第七PMOS管MP7和第八PMOS管MP8的源极互连，所述第八PMOS管MP8的栅极输入所述控制信号Pu，高压电源电压VBAT用于提供大于3.3V的工作电压；所述断电保护电压Vpro约等于高压电源电压VBAT的一半。
2.根据权利要求1所述的缓冲器，其特征在于，所述输出单元包括第八NMOS管MN8和第六PMOS管MP6，所述第八NMOS管MN8和第六PMOS管MP6为LDMOS管，其中：
第八NMOS管MN8的栅极连接所述第七NMOS管MN7的栅极，所述第八NMOS管MN8的漏极通过第三开关K3与高压电源电压VBAT相连；第八NMOS管MN8的源极与第六PMOS管MP6的源极相连，所述第六PMOS管MP6的栅极连接至所述第五PMOS管MP5的栅极，所述第六PMOS管MP6的漏极通过第五开关K5接地。
3.根据权利要求1所述的缓冲器，其特征在于，所述第一级运放单元包括：第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2以及第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6，其中：
所述第一NMOS管MN1的漏极与所述第三NMOS管MN3的源极相连；所述第二NMOS管MN2的漏极与第四NMOS管MN3的源极相连；所述第一NMOS管MN1的栅极为所述第一级运放单元的负向输入端Vin-，所述第二NMOS管MN2的栅极为所述第一级运放单元的正向输入端Vin+；
第三NMOS管MN3的栅极和第四NMOS管MN4的栅极短接后，共同接第一电流源Is1；第五NMOS管MN5的栅极和第五NMOS管MN5的漏极短接后接入所述第一电流源Is1，第六NMOS管MN6的栅极和第六NMOS管MN6的漏极短接后接入第五NMOS管MN5的源极，第六NMOS管MN6的源极、第一NMOS管MN1的源极和第二NMOS管MN2的源极短接后接入供电流单元；
所述第三NMOS管MN3的漏极与所述第一PMOS管MP1的漏极相连，所述第三NMOS管MN3的漏极通过第一开关K1与所述第一PMOS管MP1的栅极相连；所述第四NMOS管MN4的漏极与所述第二PMOS管MP2的漏极相连，所述第四NMOS管MN4的漏极通过第二开关K2与所述第二PMOS管MP2的栅极相连；所述第一PMOS管MP1的源极和第二PMOS管MP2的源极与高压电源电压VBAT相连。
4.根据权利要求3所述的缓冲器，其特征在于，所述供电流单元包括第二电流源Is2、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11，其中，第二电流源Is2连接第九NMOS管MN9的漏极，第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11共栅，且第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11的源极均接地。
5.根据权利要求4所述的缓冲器，其特征在于，还包括隔离单元，所述隔离单元包括：第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14，第二电流源Is2通过所述第十二NMOS管MN12连接第九NMOS管MN9的漏极，所述第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14共栅，且第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14的源极分别通过第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11接地，第十三NMOS管MN13的漏极接所述第六NMOS管MN6的源极，所述第十四NMOS管MN14的漏极接所述第五PMOS管MP5的源极。
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