CN114779866B - 一种品质因数优化的高压多级ldo电路 - Google Patents

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Abstract

本发明属于模拟集成电路电源管理技术领域，具体涉及一种品质因数优化的高压多级LDO电路。本发明主要包括两级运放，第一级运放采用PMOS管输入运放，增益较低，为了保证多级放大器的稳定性，第二级放大器存在动态电流，在负载电流小的情况下，第二级增益大；同样Buffer的存在可以将功率管栅极的寄生极点推向高频，Buffer的动态电流可以进一步降低谐振极点Q值。本发明利用动态增益放大器以及动态电流Buffer使得该LDO次极点谐振频率随负载电流变大而升高，同时Q值减小，从而确保了(单位增益带宽)GBW处的相位裕度。另外，本发明还涉及一种动态零点追踪，零点频率随负载电流变大而升高，实时追踪双极点的位置，减轻双极点对相位裕度的影响。

Description

一种品质因数优化的高压多级LDO电路
技术领域
本发明属于模拟集成电路电源管理技术领域，具体涉及一种品质因数优化的高压多级LDO电路。
背景技术
常见的LDO有两种结构，一种是输出主极点、一种是密勒主极点，密勒主极点LDO由于其轻重载下的带宽一致性以及密勒电容环路的快速响应使其相较于输出主极点的LDO有着天然优势。而为了提高LDO输出电压的精度，必须加入多级放大器以提高环路增益，但这也给LDO环路的稳定造成了极大困扰；为了提高LDO的瞬态响应，还可以在输出挂一个电容，在瞬态响应时提供能量，这也进一步使得次极点向带宽内移动，增大了补偿的难度。因此，为了确保LDO在全负载范围内的稳定性，本发明使用动态增益放大器、动态零点以及动态电流缓冲器(Buffer)来优化环路传输函数的品质因数(Q值)以及双极点的位置，从而保证了多级LDO的稳定性。
发明内容
本发明提出的品质因数优化的高压多级LDO电路利用动态增益放大器、动态零点和动态电流Buffer，能够确保LDO在全负载范围内的稳定性，输出电容甚至可以做到uF级。
为实现上述目的，本发明的技术方案为：
一种品质因数优化的高压多级LDO电路，包括第一放大器、第二放大器、缓冲器、第一PMOS管MP1、第一高压PMOS管HMP1、第一NMOS管MN1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1；第一放大器的反相输入端接基准电压，第一放大器的同相输入端接第一电阻R1和第二电阻R2的连接点，第一放大器的输出端接第二放大器的输入端；第二放大器的输出端接缓冲器的输入端，缓冲器的输出端接第一PMOS管MP1的栅极，第一PMOS管MP1的源极接电源，第一PMOS管MP1的漏极接第一高压PMOS管HMP1的源极，第一高压PMOS管HMP1的栅极接第一动态偏置电压VgL，第一高压PMOS管HMP1的漏极依次通过第一电阻R1和第二电阻R2后接地；第一NMOS管MN1的漏极接第一放大器的输出端和第四电阻R4的一端，第一NMOS管MN1的栅极接第二动态偏置电压L6，第一NMOS管MN1的源极接第四电阻R4的另一端，第四电阻R4的另一端还依次通过第三电阻R3和第一电容C1后接第一高压PMOS管HMP1的漏极；第一高压PMOS管HMP1的漏极、第一电容C1和第一电阻R1的连接点为LDO电路的输出端；
所述第二放大器包括第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第五电阻R5、第六电阻R6、第一高压NMOS管HMN1，所述缓冲器包括第二PMOS管MP2、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第七电阻R7、第八电阻R8、第二高压NMOS管HMN2、第三高压NMOS管HMN3；第五PMOS管MP5的源极接电源，第五PMOS管MP5的栅极接第一固定偏置电压L3；第四PMOS管MP4的源极通过第五电阻R5后接电源，第四PMOS管MP4的栅极和漏极互连，第四PMOS管MP4的栅极接第五PMOS管MP5的漏极；第一高压NMOS管HMN1的漏极通过第六电阻R6后接第四PMOS管MP4的漏极，第一高压NMOS管HMN1的栅极接第二固定偏置电压L4；第六PMOS管MP6的源极接第一高压NMOS管HMN1的源极，第六PMOS管MP6的栅极接第一放大器的输出端，第六PMOS管MP6的漏极接地；第二PMOS管MP2的源极接电源，第二PMOS管MP2的栅极和漏极互连；第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接第四PMOS管MP4的漏极；第三PMOS管MP3的源极接电源，第三PMOS管MP3的栅极接第二PMOS管MP2的漏极；第三NMOS管MN3的漏极接第三PMOS管MP3的漏极，第三NMOS管MN3的栅极和漏极互连，并作为缓冲器的输出接第一PMOS管MP1的栅极；第七电阻R7的一端和第八电阻R8的一端接第二NMOS管MN2的源极和第三NMOS管MN3的源极；第二高压NMOS管HMN2的漏极接第七电阻R7的另一端，第二高压NMOS管HMN2的栅极接第二固定偏置电压L4；第四NMOS管MN4的漏极接第二高压NMOS管HMN2的源极，第四NMOS管MN4的栅极接第三动态偏置电压L5，第四NMOS管MN4的源极接地；第三高压NMOS管HMN3的漏极接第八电阻R8的另一端，第三高压NMOS管HMN3的栅极接第二固定偏置电压L4；第七PMOS管MP7的源极接第三高压NMOS管HMN3的源极，第七PMOS管MP7的栅极接第一放大器的输出端，第七PMOS管MP7的源极接地。
本发明的增益效果为，利用动态增益放大器以及动态电流Buffer使得该LDO次极点谐振频率随负载电流变大而升高，同时Q值减小，从而确保了(单位增益带宽)GBW处的相位裕度。另外，本发明还涉及一种动态零点追踪，零点频率随负载电流变大而升高，实时追踪双极点的位置，减轻双极点对相位裕度的影响。
附图说明
图1本发明提出的品质因数优化的高压多级LDO环路。
图2本发明提出的LDO电路第二级放大器以及Buffer的具体电路图。
具体实施方式
下面结合附图，对本发明技术方案进行详细描述：
本发明提出的品质因数优化的高压多级LDO环路如图1所示。图1中，第一级运放采用PMOS输入五管运放，增益较低。因此该LDO结构还包括第二级同相放大器，而为了保证多级放大器的稳定性，第二级放大器存在动态电流，在负载电流小的情况下，第二级增益大；同样Buffer的存在可以将功率管栅极的寄生极点推向高频，Buffer的动态电流可以进一步降低谐振极点Q值。此外，该高压LDO利用普通PMOS管和高压PMOS管串联的形式，即可以降低功率管栅极点寄生电容，又可以满足高压器件的耐压考虑。而在密勒电容C1的补偿环路中串联了定电阻R3和动态电阻R4，其中，第一NMOS管MN1用于控制动态电阻R4的大小，负载电流越大，L6电压越大，动态电阻阻值越小，实现对双极点频率的追踪。
从图1出发，可以求出环路的传输函数为
Figure GDA0003951952510000031
其中β是输出电压反馈系数，gm1是第一级运放的输入跨导，ro1是第一级运放输出阻抗，AV2是第二级运放增益，gmpower是功率管MP1的跨导，Rload是输出阻抗，RC是动态电阻R4和定电阻R3之和。Q代表功率因数，wr代表谐振频率，分别表示为：
Figure GDA0003951952510000032
Figure GDA0003951952510000033
其中，Cg是功率管MP1的栅极电容，Cload的输出电容，gmn2是Buffer的输入管MN2的跨导。从式(2)、(3)可以看出，由于Buffer动态电流的存在，随着负载电流变大，流过Buffer的MN2管的电流也变大，使得gmn2变大，这既减小了Q值，又进一步将谐振频率推向高频，大大确保了稳定性。同时，不难看出谐振频率的最小值在负载电流为空载，输出挂大电容的时候，为了确保最差情况的稳定性，动态增益AV2在轻载时很大，使得谐振频率推向高频，同时注意此时Q值也很大，需要配合Buffer设计；重载时，由于gmpower本身很大，因此不需要较大的AV2，因此重载时AV2降低。
结合具体电路如图2所示，Buffer的尾电流源一端是恒定电流，另一端是由第一级运放输出决定的动态电流，重载时L1变小，提供一股大的尾电流。而第二级放大器结构在轻载时MP4所在的支路电流忽略不计，整个电路电流由定电流偏置L3决定，因此增益很大；重载时，由于L2电压下降导致MP4管开启，流过MP6管的电流大部分有MP4管提供，因此L2处的输出阻抗很低，第二级增益满足表达式：
Figure GDA0003951952510000041
综上所述，本发明提出的动态增益放大器和动态电流Buffer能够根据负载电流的情况，实时地改变增益和电流的大小，在负载电流变大的过程中，将谐振极点推向高频并同步减小Q值，以此保证了在全负载范围下LDO的稳定性。

Claims (1)

1.一种品质因数优化的高压多级LDO电路，其特征在于，包括第一放大器、第二放大器、缓冲器、第一PMOS管MP1、第一高压PMOS管HMP1、第一NMOS管MN1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1；第一放大器的反相输入端接基准电压，第一放大器的同相输入端接第一电阻R1和第二电阻R2的连接点，第一放大器的输出端接第二放大器的输入端；第二放大器的输出端接缓冲器的输入端，缓冲器的输出端接第一PMOS管MP1的栅极，第一PMOS管MP1的源极接电源，第一PMOS管MP1的漏极接第一高压PMOS管HMP1的源极，第一高压PMOS管HMP1的栅极接第一动态偏置电压VgL，第一高压PMOS管HMP1的漏极依次通过第一电阻R1和第二电阻R2后接地；第一NMOS管MN1的漏极接第一放大器的输出端和第四电阻R4的一端，第一NMOS管MN1的栅极接第二动态偏置电压L6，第一NMOS管MN1的源极接第四电阻R4的另一端，第四电阻R4的另一端还依次通过第三电阻R3和第一电容C1后接第一高压PMOS管HMP1的漏极；第一高压PMOS管HMP1的漏极、第一电容C1和第一电阻R1的连接点为LDO电路的输出端；
所述第二放大器包括第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第五电阻R5、第六电阻R6、第一高压NMOS管HMN1，所述缓冲器包括第二PMOS管MP2、第三PMOS管MP3、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第七电阻R7、第八电阻R8、第二高压NMOS管HMN2、第三高压NMOS管HMN3；第五PMOS管MP5的源极接电源，第五PMOS管MP5的栅极接第一固定偏置电压L3；第四PMOS管MP4的源极通过第五电阻R5后接电源，第四PMOS管MP4的栅极和漏极互连，第四PMOS管MP4的栅极接第五PMOS管MP5的漏极；第一高压NMOS管HMN1的漏极通过第六电阻R6后接第四PMOS管MP4的漏极，第一高压NMOS管HMN1的栅极接第二固定偏置电压L4；第六PMOS管MP6的源极接第一高压NMOS管HMN1的源极，第六PMOS管MP6的栅极接第一放大器的输出端，第六PMOS管MP6的漏极接地；第二PMOS管MP2的源极接电源，第二PMOS管MP2的栅极和漏极互连；第二NMOS管MN2的漏极接第二PMOS管MP2的漏极，第二NMOS管MN2的栅极接第四PMOS管MP4的漏极；第三PMOS管MP3的源极接电源，第三PMOS管MP3的栅极接第二PMOS管MP2的漏极；第三NMOS管MN3的漏极接第三PMOS管MP3的漏极，第三NMOS管MN3的栅极和漏极互连，并作为缓冲器的输出接第一PMOS管MP1的栅极；第七电阻R7的一端和第八电阻R8的一端接第二NMOS管MN2的源极和第三NMOS管MN3的源极；第二高压NMOS管HMN2的漏极接第七电阻R7的另一端，第二高压NMOS管HMN2的栅极接第二固定偏置电压L4；第四NMOS管MN4的漏极接第二高压NMOS管HMN2的源极，第四NMOS管MN4的栅极接第三动态偏置电压L5，第四NMOS管MN4的源极接地；第三高压NMOS管HMN3的漏极接第八电阻R8的另一端，第三高压NMOS管HMN3的栅极接第二固定偏置电压L4；第七PMOS管MP7的源极接第三高压NMOS管HMN3的源极，第七PMOS管MP7的栅极接第一放大器的输出端，第七PMOS管MP7的源极接地。
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