CN115995459A - 电荷导出结构及其导出方法、制备方法和半导体结构 - Google Patents

Abstract

本申请提供一种电荷导出结构及其导出方法、制备方法和半导体结构，涉及半导体技术领域，用于解决的现有的半导体结构中部分游离电荷聚集在栅极，而造成击穿栅介质层的技术问题。电荷导出结构包括衬底、栅介质层、栅极层以及引线；衬底包括阱区及设置于阱区内的第一掺杂区和环设在第一掺杂区的周围的第二掺杂区，第一掺杂区与阱区的掺杂类型不同，第二掺杂区与阱区的掺杂类型相同；栅介质层设置在第二掺杂区上，栅极层设置在栅介质层上；引线用于与第一掺杂区、待释放电荷的半导体器件电连接。本申请实施例提供的电荷导出结构，能够对游离的正电荷以及游离的负电荷进行导出，从而避免栅极等导体累积大量电荷而击穿栅介质层的现象发生。

Description

电荷导出结构及其导出方法、制备方法和半导体结构

技术领域

本申请涉及半导体技术领域，尤其涉及一种电荷导出结构及其导出方法、制备方法和半导体结构。

背景技术

在半导体器件的制作过程中，需要对半导体器件进行测试，例如衬底通常设置有多个测试垫，测试垫通过测试导线连接至半导体器件的各电极，以对半导体器件的各电极进行测试。

在生产过程中测试过程中机台内碰撞产生大量的游离电荷，并累积在半导体器件的栅极等导体上，若不能将游离电荷及时从栅极等导体上导出，栅极等导体累积大量电荷，容易击穿栅介质层而导致栅介质层损伤。因此，通常在连接栅极与测试垫的测试导线设置有电荷导出结构，该电荷导出结构可以是形成在衬底上的PN结，且PN结与测试导线电连接，即测试导线的一端接在半导体器件的栅极上，另一端接在测试垫上，中间通过通孔与PN结连接。

然而，上述电荷导出结构仅能够导走游离的正电荷或负电荷，依然存在部分游离电荷聚集在栅极而造成栅介质层被击穿，从而导致栅介质层损伤的现象。

发明内容

鉴于上述问题，本申请实施例提供一种电荷导出结构及其导出方法、制备方法和半导体结构，其能够将栅极等导体上的游离电荷导出，避免栅极等导体累积大量电荷而击穿栅介质层，导致栅介质层损伤的现象发生。

本申请实施例的第一方面提供一种电荷导出结构，其用于对半导体器件中的游离电荷进行导出，所述电荷导出结构包括衬底、栅介质层、栅极层以及引线；其中所述衬底包括阱区及设置于所述阱区内的第一掺杂区和环设在所述第一掺杂区的周围的第二掺杂区，所述第一掺杂区与所述阱区的掺杂类型不同，所述第二掺杂区与所述阱区的掺杂类型相同；所述栅介质层设置在所述第二掺杂区上，并覆盖部分所述第二掺杂区；所述栅极层设置在所述栅介质层上，并覆盖所述栅介质层；所述引线的一端与所述第一掺杂区电连接，所述引线的另一端与待释放电荷的半导体器件电连接。

本申请实施例提供的电荷导出结构，至少具有如下优点：

本申请实施例提供的电荷导出结构，通过在阱区内设置第一掺杂区，且第一掺杂区与阱区掺杂类型不同，并形成PN结，当第一掺杂区的游离电荷与第一掺杂区内的自由电荷极性相同时，则PN结导通，第一掺杂区与阱区形成第一电荷导出路径。

进一步，本申请实施例在第一掺杂区的周围设置第二掺杂区，且第二掺杂区依次设置有栅介质层及栅极，第二掺杂区与阱区掺杂类型相同，且与第一掺杂区的掺杂类型不同。

当游离电荷通过第一掺杂区与第一掺杂区内的自由电荷极性相反时，会使第一掺杂区内积累游离电荷，从而使得第一掺杂区与栅极之间产生电势差，第二掺杂区与第一掺杂区之间的沟道的费米能级下降，致使PN结沟道变窄，从而容易发生电荷隧穿效应，进而使积累的游离电荷由第一掺杂区穿越到第二掺杂区再进入阱区，即通过第二电荷导出路径导出。

本申请实施例提供的电荷导出结构，其引线的一端与待释放电荷的半导体器件电连接，另一端与电荷导出结构的第一掺杂区电连接，以将半导体器件上的游离电荷导至第一掺杂区，并进一步通过电荷导出结构导出。

与相关技术中电荷导出结构配置成形成在衬底上的PN结的方案相比，本申请实施例提供的电荷导出结构能够对游离的正电荷及负电荷进行导出，从而避免栅极等导体累积大量电荷而击穿栅介质层，导致栅介质层损伤的现象发生。

如上所述的电荷导出结构，所述第一掺杂区在所述衬底内的深度大于所述第二掺杂区在所述衬底内的深度。

如上所述的电荷导出结构中，所述阱区为P型阱区；所述第二掺杂区为P型轻掺杂区，所述第一掺杂区为N型重掺杂区，所述第一掺杂区与所述阱区之间的界面形成第一PN结。

如上所述的电荷导出结构中，所述阱区掺杂有硼离子，且掺杂剂量为3E12-8E12ions/cm²；所述第一掺杂区掺杂有砷离子，且掺杂剂量为1E15-3E15ions/cm²；所述第二掺杂区掺杂有硼离子，且掺杂剂量为1E13-2E13ions/cm²。

如上所述的电荷导出结构中，所述阱区为N型阱区；所述第二掺杂区为N型轻掺杂区，所述第一掺杂区为P型重掺杂区，所述第一掺杂区与所述阱区之间的界面形成第二PN结。

如上所述的电荷导出结构中，所述阱区掺杂有磷离子，且掺杂剂量为3E12-9E12ions/cm²；所述第一掺杂区掺杂有硼离子，且掺杂剂量为5E14-2E15ions/cm²；所述第二掺杂区掺杂有砷离子，且掺杂剂量为3E12-9E12ions/cm²。

如上所述的电荷导出结构中，所述栅介质层为氧化物层，且所述栅极层为多晶硅层或金属层。

如上所述的电荷导出结构中，所述栅极层为浮置栅极，或所述栅极层与接地端电连接。

本申请实施例第二方面提供一种基于第一方面所述的电荷导出结构的电荷导出方法，包括：

将所述电荷导出结构的引线一端与待释放电荷的半导体器件电连接，且所述引线另一端与电荷导出结构的第一掺杂区电连接；

所述待释放电荷的半导体器件内包含第一游离电荷和第二游离电荷，所述第一游离电荷通过所述引线、所述第一掺杂区与所述电荷导出结构的阱区形成的第一电荷导出路径导出；以及，所述第二游离电荷通过所述引线、所述第一掺杂区与所述电荷导出结构的第二掺杂区、所述阱区形成的第二电荷导出路径导出；其中，所述第一游离电荷与所述第二游离电荷电性相反。

本申请实施例提供的电荷导出方法，所具有的优点与电荷导出结构所具有的优点相同，此处不再赘述。

如上所述的电荷导出方法中，所述阱区为P型阱区，所述第二掺杂区为P型轻掺杂区，所述第一掺杂区为N型重掺杂区；所述第一游离电荷为负电荷，所述第二游离电荷为正电荷。

如上所述的电荷导出方法中所述阱区为N型阱区，所述第二掺杂区为N型轻掺杂区，所述第一掺杂区为P重型掺杂区；所述第一游离电荷为正电荷，所述第二游离电荷为负电荷。

本申请实施例第三方面提供了一种半导体结构，包括待释放电荷的半导体器件及第一方面所述的电荷导出结构；所述半导体器件包括晶体管，所述电荷导出结构与所述晶体管设置于同一衬底上；所述电荷导出结构通过引线与所述晶体管的栅极电连接。

本申请实施例提供的半导体结构，至少具有以下优点：

本申请实施例提供的半导体结构，其晶体管与电荷导出结构均设置于同一衬底上，可利用电荷导出结构对晶体管上的游离电荷进行导出，可避免晶体管的栅极累积大量电荷而击穿栅介质层，导致栅介质层损伤的现象发生，从而提升半导体结构的可靠性。

如上所述的半导体结构中，所述半导体器件还包括测试垫及测试导线；所述测试垫与所述晶体管的栅极通过所述测试导线连接，且所述引线的一端与所述测试导线电连接，所述引线的另一端与所述电荷导出结构的第一掺杂区电连接。

如上所述的半导体结构中，所述衬底包括器件区及测试区；所述晶体管设置于所述器件区，所述测试垫及所述电荷导出结构设置于所述测试区；或者，所述晶体管、所述测试垫及所述电荷导出结构均设置于所述测试区。

本申请实施例第四方面提供了一种电荷导出结构的制备方法，包括以下步骤：

提供衬底；

对所述衬底进行掺杂形成阱区；

在所述阱区内形成第二掺杂区，所述第二掺杂区与所述阱区的掺杂类型相同；

在所述第二掺杂区上形成栅介质层和栅极层，所述栅介质层覆盖部分所述第二掺杂区；

以所述栅极层和所述栅介质层为掩膜，在所述阱区内形成第一掺杂区，其中所述第一掺杂区与所述阱区的掺杂类型不同。

本申请实施例提供的电荷导出结构的制备方法，至少具有以下优点：

本申请实施例提供的电荷导出结构的制备方法，其依次在衬底上制备阱区以及第二掺杂区，该制备过程可与待释放游离电荷的MOS晶体管的源极或漏极的一并掺杂制作。如此设置，可节省电荷导出结构的制备工艺。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的半导体结构的结构示意图；

图2为图1中电荷导出结构的结构示意图；

图3为图1所示电荷导出结构的俯视图；

图4为本申请实施例提供的NMOS型电荷导出结构与待释放电荷的半导体器件的连接示意图；

图5为本申请实施例提供的PMOS型电荷导出结构与待释放电荷的半导体器件的连接示意图；

图6为本申请实施例提供的电荷导出结构的制备工艺步骤流程示意图；

图7至图11为本申请实施例提供的电荷导出结构的各步骤对应的结构示意图。

附图标记说明：

10-阱区；10a-P型阱区；10b-N型阱区；20-第一掺杂区；20a-N型重掺杂区；20b-P型重掺杂区；30-第二掺杂区；30a-P型轻掺杂区；30b-N型轻掺杂区；40-栅介质层；401-氧化物层；50-栅极层；501-多晶硅层；60-引线；70-绝缘层；100-衬底；200-电荷导出结构；300-半导体器件；310-晶体管；301-晶体管的栅极；302-晶体管的栅介质层；303-漏极；304-源极；320-测试垫；330-测试导线。

具体实施方式

在相关技术中半导体结构设置有普通PN结作为电荷导出结构，以导出半导体器件在制作过程中或者测试过程中所产生并聚集在栅极等导体上的游离电荷，但是经相关技术中的电荷导出结构仅能导走部分游离电荷，栅极等导体上依然积累了部分游离电荷，从而引起栅介质层被击穿而损伤的现象。

经发明人研究发现，出现这种问题的原因在于，在相关技术中的半导体结构中，电荷导出结构可以是形成在衬底上的PN结(二极管)，测试导线的一端接在待释放电荷的半导体器件的栅极上，另一端接在测试垫上，中间通过通孔与PN结连接。利用二极管单向导通的特性，以导走部分游离的电荷，从而减少游离电荷对栅介质层的损伤。因此，相关技术中的电荷导出结构仅能够导走一种极性的电荷（正电荷或负电荷），依然存在部分与导走的电荷极性相反的游离电荷积累在栅极，而造成击穿栅介质层而导致栅介质层损伤的现象。

为解决上述问题，本申请实施例提供了一种全新的电荷导出结构，通过在阱区内设置第一掺杂区，且第一掺杂区与阱区掺杂类型不同并形成PN结，当第一掺杂区的游离电荷与第一掺杂区内的自由电荷极性相同时，则PN结导通，第一掺杂区与阱区形成第一电荷导出路径。

进一步，通过在第一掺杂区的周围设置第二掺杂区，且第二掺杂区依次设置有栅介质层及栅极，第二掺杂区与阱区掺杂类型相同，与第一掺杂区的掺杂类型不同。当游离电荷通过第一掺杂区与第一掺杂区内的自由电荷极性相反时，会使第一掺杂区内积累游离电荷，从而使得第一掺杂区与栅极之间产生电势差，使得第二掺杂区与第一掺杂区之间的沟道的费米能级下降，致使PN结沟道变窄，从而容易发生电荷隧穿效应，进而使积累的游离电荷由第一掺杂区穿越到第二掺杂区再进入阱区，即通过第二电荷导出路径导出。

本申请实施例提供的电荷导出结构能够对游离的正电荷以及负电荷进行导出，从而避免栅极等导体累积大量游离电荷而击穿栅介质层，导致栅介质层损伤的现象发生。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

如图1所示，本申请实施例提供了一种半导体结构，其包括衬底100、半导体器件300以及电荷导出结构200；其中半导体器件300包括设置在衬底100上的晶体管310。

例如，该晶体管310可以是PMOS晶体管或者NMOS晶体管，晶体管310包括源极304、漏极303、栅极301、栅介质层302以及位于源极304和漏极303之间的沟道区，晶体管的栅介质层302设置于其沟道区上方并覆盖沟道区，栅极301设置于栅介质层302上。

进一步地，半导体器件300制作完成后需要进行测试，因此半导体器件300还包括测试垫320以及测试导线330，测试导线330的一端与测试垫320电连接，测试导线330的另一端与晶体管的栅极301、漏极303或源极304中的一者电连接，以通过测试垫320对半晶体管310进行测试。

由于在晶体管制作过程以及测试过程中产生大量游离电荷，且游离电荷聚集在栅极等导体内，容易击穿栅介质层而导致栅介质层损伤，因此本申请实施例中可利用电荷导出结构200将半导体器件300上的聚集的游离电荷进行导出。

参阅图1，在一种实施方式中，本申请实施例中电荷导出结构200可与半导体器件300可设置于同一衬底100上，且电荷导出结构200包括引线60，并通过引线60与测试导线330连接，以将晶体管的栅极301、测试导线330、测试垫320上游离电荷导出。在另一种实施方式中电荷导出结构200和半导体器件300分别设置于不同衬底100上，且两者通过引线60电连接，本申请实施例对此不以及限制。

优选地，电荷导出结构200和半导体器件300共同设置于同一衬底100上。如此设置，可便于将半导体器件300和电荷导出结构200电连接，以及也便于节省电荷导出结构200的制作工艺。

例如，本申请实施例衬底100包括器件区和测试区，其中晶体管310设置于器件区，测试垫320和电荷导出结构200设置于测试区。或者，晶体管310、测试垫320和电荷导出结构200均设置于测试区，本申请实施例对此不加以限制。

如图2和图3所示，本申请实施例提供的电荷导出结构200包括引线60以及形成在衬底100上的栅介质层40、栅极层50，其中该衬底与半导体器件所在的衬底为同一衬底，并位于衬底的不同位置。为便于说明，电荷导出结构200设置于衬底100的第一区域，半导体器件300设置于衬底100的第二区域。

衬底100的第一区域设置有阱区10，且阱区10内具有第一掺杂区20和第二掺杂区30。其中第一掺杂区20可设置于阱区10的中间位置，且第一掺杂区20的掺杂类型与阱区10的掺杂类型不同，且两者之间形成PN结。

第二掺杂区30沿第一掺杂区20的周向设置，并包围第一掺杂区20。进一步地，第二掺杂区30的掺杂类型与阱区10的掺杂类型相同，即第一掺杂区20的掺杂类型与第二掺杂区30的掺杂类型不同。例如，阱区10为P型阱区，则第一掺杂区20为N型掺杂区，第二掺杂区30为P型掺杂区。

本申请实施例中的栅介质层40可以是氧化物层。例如栅介质层40可以是氧化硅层。栅介质层40设置在第二掺杂区30上，并覆盖至少部分第二掺杂区30，进而栅介质层40围设在第一掺杂区20的周围。栅极层50可以是金属层或多晶硅层，例如栅极层50为金属钨层。栅极层50设置在栅介质层40上，并且栅极层50覆盖栅介质层40。如此设置，栅极层50围设在第一掺杂区20的周围，可增大第一掺杂区20与栅介质层40的接触面积，以增大电荷导通路径。

上述引线60与第一掺杂区20电连接，引线60的另一端与测试导线330电连接，测试导线330与待释放电荷的晶体管的栅极301连接。如此设置，电荷导出结构200通过引线60与待释放电荷的晶体管310电连接，即第一掺杂区20域与晶体管的栅极301、测试垫320分别电连接。

利用本申请实施例提供的电荷导出结构对待释放电荷的半导体器件上的游离电荷进行导出时，即本申请实施例提供基于电荷导出结构的电荷导出方法，如下：

首先将电荷导出结构200的引线60的一端与待释放电荷的半导体器件进行电连接，且引线60的另一端与电荷导出结构的第一掺杂区20电连接。

当第一掺杂区20的游离电荷与第一掺杂区20内的自由电荷极性相同时，本实施例可定义该游离电荷为第一游离电荷，此时PN结正向导通，第一掺杂区20与阱区10之间形成第一电荷导出路径L1，以将上述第一游离电荷通过第一电荷导出路径L1导出半导体结构。

反之，当第一掺杂区20的游离电荷与第一掺杂区20内的自由电荷极性相反时，本申请实施例可定义该游离电荷为第二游离电荷，第二游离电荷与第一游离电荷极性相反。

进一步地，本申请实施例中栅极层50处于零电势，例如栅极层50为浮置电极或者栅极层50与接地端连接。因此当第一掺杂区20内积累了第二游离电荷，使得第一掺杂区20与栅极层50之间产生电势差，使第二掺杂区30与第一掺杂区20之间的沟道的费米能级下降，致使第二掺杂区30与第一掺杂区20之间的PN结沟道变窄，从而容易发生电荷隧穿效应，以便于积累的第二游离电荷由第一掺杂区20的穿越到第二掺杂区30再进入阱区10，即第二游离电荷通过第二电荷导出路径L2导出，以将上述第二游离电荷导出半导体结构。

与相关技术中电荷导出结构配置成形成在衬底上的PN结，其能够将正电荷或负电荷导出的方案相比，本申请实施例提供的电荷导出结构能够对游离的第一游离电荷、第二游离电荷进行导出，即能够对游离的正电荷及负电荷全部导出。如此设置，可避免栅极50累积大量游离电荷而击穿栅介质层40，导致栅介质层40损伤的现象发生。

需要说明的是，本申请实施例中第一掺杂区20为重掺杂区，第二掺杂区30为轻掺杂区，并且第一掺杂区20在衬底内的掺杂深度大于第二掺杂区30在衬底100内的掺杂深度。

本申请实施例提供的电荷导出结构根据待释放电荷的半导体器件类型不同，其结构不同。

例如，如图4所示的电荷导出结构200其对应的待释放电荷的半导体器件300为NMOS晶体管，定义该电荷导出结构200为NMOS型电荷导出结构。如图5所示的电荷导出结构200其对应的待释放电荷的半导体器件300为PMOS晶体管，定义该电荷导出结构200为PMOS型电荷导出结构。

本申请实施例如下分别对此两种不同的电荷导出结构200进行说明。

如图4所示，在一种实施方式中，本申请实施例提供的NMOS型电荷导出结构能够对NMOS晶体管的栅级301、测试垫320以及测试导线330上的游离电荷进行导出。

该衬底100包括P型阱区10a；例如P型阱区10a掺杂有硼离子，且掺杂剂量为3E12-8E12ions/cm²。进一步地，第一掺杂区20为N型重掺杂区20a，第一掺杂区20与阱区10之间的界面形成第一PN结，第一PN结的负极位于其正极的上方，即其负极在上。

例如，第一掺杂区20掺杂有砷离子，且掺杂剂量为1E15-3E15ions/cm²。第二掺杂区30为P型轻掺杂区30a，第二掺杂区30掺杂有硼离子，且掺杂剂量为1E13-2E13ions/cm²。

当利用图4所示的NMOS型电荷导出结构200对对待释放电荷的半导体器件300上的游离电荷进行导出时，电荷导出结构200的引线60一端与测试导线330电连接，并通过测试导线330与NMOS晶体管的栅极301电连接，引线60的另一端与第一掺杂区20电连接。

当第一掺杂区20存在第一游离电荷（负电荷）时，此时第一PN结正向导通，上述第一游离电荷通过第一电荷导出路径L1导出半导体结构。反之，当第一掺杂区20存在并积累第二游离电荷（正电荷）时，栅极层50处于零电势，因此栅极层50与第一掺杂区20之间产生电势差，会使第二掺杂区30与第一掺杂区20之间的沟道的费米能级下降，致使第二掺杂区30与第一掺杂区20之间的PN结沟道变窄，从而容易发生电荷隧穿效应，以便于第二游离电荷通过第二电荷导出路径L2导出半导体结构。

如图5所示，在另一种实施方式中，本申请实施例提供的PMOS型电荷导出结构200能够对PMOS晶体管的栅极301、测试垫320以及测试导线330上的游离电荷进行导出。

该衬底包括N型阱区10b，例如N型阱区10b掺杂有磷离子，且掺杂剂3-9E12ions/cm²。第一掺杂区20为P型重掺杂区20b，第一掺杂区20与阱区10之间的界面形成第二PN结，第二PN结的正极在上。

例如，第一掺杂区20掺杂有硼离子，且掺杂剂量为5E14-2E15ions/cm²。第二掺杂区30为N型轻掺杂区30b，例如第二掺杂区30掺杂有砷离子，且掺杂剂量为3E12-9E12ions/cm²。

当利用图5所示的PMOS型电荷导出结构200对待释放电荷的半导体器件300上的游离电荷导出时，电荷导出结构200的引线60的一端与测试导线330电连接，并通过测试导线330与PMOS晶体管的栅极301电连接，引线60的另一端与第一掺杂区20电连接。

当第一掺杂区20存在第一游离电荷（正电荷）时，此时第二PN结正向导通，上述第一游离电荷通过第一电荷导出路径L1导出半导体结构。反之，当第一掺杂区20存在并积累第二游离电荷（负电荷）时，栅极层50处于零电势，因此栅极层50与第一掺杂区20之间产生电势差，会使第二掺杂区30与第一掺杂区20之间的沟道的费米能级下降，致使第一掺杂区20和第二掺杂区30之间的PN结沟道变窄，从而容易发生电荷隧穿效应，以便于第二游离电荷通过第二电荷导出路径L2导出半导体结构。

如图6所示，本申请实施例提供了一种电荷导出结构的制备方法，本实施例以电荷导出结构200与待释放电荷的半导体器件300设置于同一衬底上为例进行说明。上述电荷导出结构200的制备方法包括以下步骤：

步骤S100：提供衬底。

具体地，该衬底100为硅衬底，衬底100设置有浅槽隔离结构，能够将衬底100分割成第一区域和第二区域，其中电荷导出结构200形成在第一区域。半导体器件300包括NMOS晶体管或PMOS晶体管；NMOS晶体管或PMOS晶体管可形成在第二区域。

步骤S200：对衬底进行掺杂形成阱区10，此结构如图7所示。

具体地，参阅图4，在一种实施方式中，对衬底的第一区域进行P型掺杂，以形成P型阱区10a。例如对第一区域进行掺杂硼离子，掺杂能量为30-100KeV，剂量为3E12-8E12ions/cm²。

参阅图5，在另一种实施方式中，对衬底的第一区域进行N型掺杂，以形成N型阱区10b。例如对第一区域掺杂磷离子，掺杂能量为200-300KeV，剂量为3E12-9E12ions/cm²。

需要说明的是，在第二区域形成NMOS晶体管或PMOS晶体管时，也需要对第二区域进行掺杂以形成P型阱区或N型阱区；因此第一区域和第二区域内的P型阱区10a及N型阱区10b可一起进行掺杂制成。如此设置，可节省制作工艺。

步骤S300：在阱区10内形成第二掺杂区30，第二掺杂区30与阱区10的掺杂类型相同，此结构如图7所示。

在衬底的第一区域形成阱区10后，可对阱区10进行轻型掺杂，以形成第二掺杂区30，并且第二掺杂区30与阱区10的掺杂类型相同。

具体地，参阅图4，在一种实施方式中，在衬底100的第一区域形成P型阱区10a后，可对P型阱区10a进行P型轻掺杂，以形成P型轻掺杂区30a。例如，对P型阱区10a掺杂硼离子，掺杂能量为7-12KeV，掺杂剂量为1E13-2E13ions/cm²，以形成P型轻掺杂区30a。

参阅图5，在另一种实施方式中，在衬底100的第一区域形成N型阱区10b后，可对N型阱区10b进行N型轻掺杂，以形成N型轻掺杂区30b。例如，对N型阱区10b掺杂砷离子，掺杂能量20-60KeV，掺杂剂量为3E12-9E12ions/cm²，以形成N型轻掺杂区30b。

步骤S400：在第二掺杂区30上形成栅介质层40和栅极层50，栅介质层40覆盖部分第二掺杂区30。

具体地，在第一区域形成第二掺杂区30后，在第二掺杂区30的上方沉积氧化物以形成覆盖第二掺杂区30的氧化物层401。进一步沉积多晶硅以形成覆盖氧化物层401的多晶硅层501；或者，进一步沉积金属材料以形成覆盖氧化物层401的金属层，例如该金属层为金属钨层，此结构如图8所示。

进一步对氧化物层401、多晶硅层501或金属层进行图案化处理，即对氧化物层401、多晶硅层501或金属层进行垂向刻蚀，以形成栅介质层40和栅极层50。其中栅极层50覆盖在栅介质层40上，栅介质层40环设在第二掺杂区30，并覆盖部分第二掺杂区30，并暴露部分第二掺杂区30，此结构如图9所示。

步骤S500：以栅极层50和栅介质层40为掩膜，在阱区10内形成第一掺杂区20，其中第一掺杂区20与阱区10的掺杂类型不同。

具体地，在第二掺杂区30的上方形成栅极层50和栅介质层40后，利用栅极层50和栅介质层40为掩膜，对阱区10进行重型掺杂，以在阱区10内形成第一掺杂区20，且第一掺杂区20的掺杂类型与阱区10的掺杂类型不同；换言之，第一掺杂区20的掺杂类型与第二掺杂区30的掺杂类型不同，此结构如图11所示。

参阅图4，在一种实施方式中，对P型阱区10a进行N型重掺杂，以形成N型重掺杂区20a。例如，对P型阱区10a掺杂砷离子，掺杂能量为20-40KeV，掺杂剂量为1E15-3E15ions/cm²，以形成N型重掺杂区20a。进一步地，N型重掺杂区20a与P型阱区10a形成第一PN结。

参阅图5，在另一种实施方式中，对N型阱区10b进行P型重掺杂，以形成P型重掺杂区20b。例如，对N型阱区10b掺杂硼离子，掺杂能量为5-15KeV，掺杂剂量为5E14-2E15ions/cm²，以形成P型重掺杂区20b。进一步地，P型重掺杂区20b与N型阱区10b之间形成第二PN结。

本申请实施例提供的电荷导出结构的制备方法所制备的电荷导出结构，能够对游离的第一游离电荷、第二游离电荷进行导出，即能够对游离的正电荷及负电荷导出。如此设置，可避免栅极50累积大量电荷而击穿栅介质层40，导致栅介质层40损伤的现象发生；再者，其制备阱区10、第二掺杂区30可跟随MOS晶体管的源极或漏极的一并掺杂制作，如此设置，可节省电荷导出结构的制备工艺。

在上述实施例的基础上，本申请实施例提供的电荷导出结构的制备方法在执行步骤S500之前；还包括：形成包围栅介质层40以及栅极层50的绝缘层70，其中部分绝缘层70覆盖部分第二掺杂区30域，此结构如图10所示。

具体地，在对阱区10进行掺杂以形成第一掺杂区20之前，可在栅极层50上沉积绝缘材料以形成绝缘层70，且绝缘层70覆盖栅极层50的顶面以及栅极层50、栅介质层40的侧壁，并且部分绝缘层70覆盖第二掺杂区30的表面。如此设置，在对第二掺杂区30进行重掺杂以形成第一掺杂区20的过程中，绝缘层70能够对栅介质层40以及栅极层50进行保护。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (15)

1.一种电荷导出结构，其用于对半导体器件中的游离电荷进行导出，其特征在于，所述电荷导出结构包括：

衬底，所述衬底包括阱区及设置于所述阱区内的第一掺杂区和环设在所述第一掺杂区的周围的第二掺杂区，所述第一掺杂区与所述阱区的掺杂类型不同，所述第二掺杂区与所述阱区的掺杂类型相同；

栅介质层，所述栅介质层设置在所述第二掺杂区上，并覆盖部分所述第二掺杂区；

栅极层，所述栅极层设置在所述栅介质层上，并覆盖所述栅介质层；

引线，所述引线的一端与所述第一掺杂区电连接，所述引线的另一端与待释放电荷的半导体器件电连接。

2.根据权利要求1所述的电荷导出结构，其特征在于，所述第一掺杂区在所述衬底内的深度大于所述第二掺杂区在所述衬底内的深度。

3.根据权利要求2所述的电荷导出结构，其特征在于，所述阱区为P型阱区；

所述第二掺杂区为P型轻掺杂区，所述第一掺杂区为N型重掺杂区，所述第一掺杂区与所述阱区之间的界面形成第一PN结。

4.根据权利要求3所述的电荷导出结构，其特征在于，所述阱区掺杂有硼离子，且掺杂剂量为3E12-8E12ions/cm²；

所述第一掺杂区掺杂有砷离子，且掺杂剂量为1E15-3E15ions/cm²；

所述第二掺杂区掺杂有硼离子，且掺杂剂量为1E13-2E13ions/cm²。

5.根据权利要求2所述的电荷导出结构，其特征在于，所述阱区为N型阱区；

所述第二掺杂区为N型轻掺杂区，所述第一掺杂区为P型重掺杂区，所述第一掺杂区与所述阱区之间的界面形成第二PN结。

6.根据权利要求5所述的电荷导出结构，其特征在于，所述阱区掺杂有磷离子，且掺杂剂量为3E12-9E12ions/cm²；

所述第一掺杂区掺杂有硼离子，且掺杂剂量为5E14-2E15ions/cm²；

所述第二掺杂区掺杂有砷离子，且掺杂剂量为3E12-9E12ions/cm²。

7.根据权利要求1所述的电荷导出结构，其特征在于，所述栅介质层为氧化物层，且所述栅极层为多晶硅层或金属层。

8.根据权利要求7所述的电荷导出结构，其特征在于，所述栅极层为浮置栅极，或所述栅极层与接地端电连接。

9.一种基于权利要求1至8中任一项所述的电荷导出结构的电荷导出方法，其特征在于，包括：

将所述电荷导出结构的引线一端与待释放电荷的半导体器件电连接，且所述引线另一端与电荷导出结构的第一掺杂区电连接；

所述待释放电荷的半导体器件内包含第一游离电荷和第二游离电荷，所述第一游离电荷通过所述引线、所述第一掺杂区与所述电荷导出结构的阱区形成的第一电荷导出路径导出；

以及，所述第二游离电荷通过所述引线、所述第一掺杂区与所述电荷导出结构的第二掺杂区、所述阱区形成的第二电荷导出路径导出；其中，所述第一游离电荷与所述第二游离电荷电性相反。

10.根据权利要求9所述的电荷导出方法，其特征在于，所述阱区为P型阱区，所述第二掺杂区为P型轻掺杂区，所述第一掺杂区为N型重掺杂区；

所述第一游离电荷为负电荷，所述第二游离电荷为正电荷。

11.根据权利要求9所述的电荷导出方法，其特征在于，所述阱区为N型阱区，所述第二掺杂区为N型轻掺杂区，所述第一掺杂区为P重型掺杂区；

所述第一游离电荷为正电荷，所述第二游离电荷为负电荷。

12.一种半导体结构，其特征在于，包括待释放电荷的半导体器件及权利要求1至8中任一项所述的电荷导出结构；

所述半导体器件包括晶体管，所述电荷导出结构与所述晶体管设置于同一衬底上；

所述电荷导出结构通过引线与所述晶体管的栅极电连接。

13.根据权利要求12所述的半导体结构，其特征在于，所述半导体器件还包括测试垫及测试导线；

所述测试垫与所述晶体管的栅极通过所述测试导线连接，且所述引线的一端与所述测试导线电连接，所述引线的另一端与所述电荷导出结构的第一掺杂区电连接。

14.根据权利要求13所述的半导体结构，其特征在于，所述衬底包括器件区及测试区；

所述晶体管设置于所述器件区，所述测试垫及所述电荷导出结构设置于所述测试区；或者，所述晶体管、所述测试垫及所述电荷导出结构均设置于所述测试区。

15.一种权利要求1至8中任一项所述的电荷导出结构的制备方法，其特征在于，包括以下步骤：

提供衬底；

对所述衬底进行掺杂形成阱区；

在所述阱区内形成第二掺杂区，所述第二掺杂区与所述阱区的掺杂类型相同；

在所述第二掺杂区上形成栅介质层和栅极层，所述栅介质层覆盖部分所述第二掺杂区；

以所述栅极层和所述栅介质层为掩膜，在所述阱区内形成第一掺杂区，其中所述第一掺杂区与所述阱区的掺杂类型不同。

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