CN114927504A - 半导体测试结构及其制作方法 - Google Patents

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CN114927504A CN202210547339.8A CN202210547339A CN114927504A CN 114927504 A CN114927504 A CN 114927504A CN 202210547339 A CN202210547339 A CN 202210547339A CN 114927504 A CN114927504 A CN 114927504A
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Abstract

本公开提供一种半导体测试结构及其制作方法。该半导体测试结构包括：基底，基底包括深阱区以及间隔设置于深阱区内的多个阱区，阱区与深阱区的掺杂类型相同，多个阱区包括第一阱区和第二阱区；测试半导体器件，设置于第一阱区所在区域且包括第一阱区；电荷导出结构，设置于第二阱区所在区域且包括第二阱区。本公开中将测试半导体器件和电荷导出结构同层制作于不同的阱区所在区域，从而在形成测试半导体器件的同时形成了电荷导出结构，电荷可通过深阱区及电荷导出结构导出，既能够很好地解决PID问题，又能够方便对半导体测试结构的版图的设计，提高设计效率，缩短开发周期。

Description

半导体测试结构及其制作方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体测试结构及其制作方法。
背景技术
在半导体器件的制作过程中，通常会使用等离子体化学气相沉积(PlasmaEnhanced Deposition，PECVD)、等离子体刻蚀(Plasma Etching)等技术。
在上述工艺过程中，容易产生等离子体诱导损伤(Plasma Induced Damage，PID)，进而影响半导体器件的可靠性和使用寿命。为解决该问题，通常是在半导体器件中设置保护二极管，从而通过保护二极管进行电荷的释放。
然而，上述设置保护二极管的方式会增加测试区域版图设计的工作量，影响设计开发效率，且对于PID的改善效果差。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体测试结构及其制作方法。
根据本公开实施例的第一方面，提供一种半导体测试结构，所述半导体测试结构包括：
基底，所述基底包括深阱区以及间隔设置于所述深阱区内的多个阱区，所述多个阱区与所述深阱区的掺杂类型相同，所述多个阱区包括第一阱区和第二阱区；
测试半导体器件，设置于所述第一阱区所在区域且包括所述第一阱区；
电荷导出结构，设置于所述第二阱区所在区域且包括所述第二阱区。
根据本公开的一些实施例，所述电荷导出结构包括二极管，所述测试半导体器件包括晶体管。
根据本公开的一些实施例，所述第一阱区内形成有有源区和设置于所述第一阱区上的第一金属导电结构，所述第一阱区、所述有源区和所述第一金属导电结构构成所述晶体管；和/或，
所述第二阱区上依次层叠设置有半导体层和第二金属导电结构，所述半导体层的掺杂类型和所述第二阱区的掺杂类型不同，所述第二阱区、所述半导体层构成所述二极管。
根据本公开的一些实施例，所述第一金属导电结构上设置有测试焊盘，所述第二金属导电结构上设置有所述电荷导出结构的电荷导出焊盘，所述测试焊盘和所述电荷导出焊盘同层设置。
根据本公开的一些实施例，所述基底还包括环绕所述深阱区设置的环形阱区，所述第二阱区与所述环形阱区连接，所述第一阱区与所述环形阱区间隔设置，所述环形阱区的掺杂类型与所述深阱区的掺杂类型相同。
根据本公开的一些实施例，所述多个阱区在所述深阱区内呈阵列排布。
根据本公开的一些实施例，所述基底内设置有多个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出多个在所述基底内间隔排布的器件区域，其中一部分所述器件区域内形成所述测试半导体器件，另一部分所述器件区域内形成所述电荷导出结构。
本公开的第二方面提供一种半导体测试结构的制作方法，所述半导体测试结构的制作方法包括：
形成基底，所述基底包括深阱区以及间隔设置于所述深阱区内的多个阱区，所述阱区与所述深阱区的掺杂类型相同，所述多个阱区包括第一阱区和第二阱区；
在所述第一阱区所在区域形成测试半导体器件，所述测试半导体器件包括所述第一阱区，并在所述第二阱区所在区域形成电荷导出结构，所述电荷导出结构包括所述第二阱区。
根据本公开的一些实施例，所述电荷导出结构包括二极管，所述测试半导体器件包括晶体管。
根据本公开的一些实施例，所述在所述第一阱区所在区域形成测试半导体器件，所述测试半导体器件包括所述第一阱区，并在所述第二阱区所在区域形成电荷导出结构，所述电荷导出结构包括所述第二阱区，包括：
在所述第一阱区内形成有源区；
在所述第二阱区上形成半导体层，所述半导体层的掺杂类型与所述第二阱区的掺杂类型不同；
形成第一金属导电层，所述第一金属导电层包括位于所述有源区上的第一金属导电结构以及位于所述半导体层上的第二金属导电结构，所述第一阱区、所述有源区和所述第一金属导电结构构成所述晶体管，所述第二阱区、所述半导体层构成所述二极管。
根据本公开的一些实施例，所述形成第一金属导电层，包括：
在形成有源区后的所述基底上形成第一金属材料层；
去除部分所述第一金属材料层，保留的部分构成所述第一金属导电结构和所述第二金属导电结构。
根据本公开的一些实施例，形成所述第一金属材料层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述第一金属材料层的方法包括等离子体刻蚀工艺。
根据本公开的一些实施例，所述在所述第一阱区上形成测试半导体器件，并在所述第二阱区上形成电荷导出结构，还包括：
在所述第一金属导电层上形成测试焊盘以及所述电荷导出结构的电荷导出焊盘，所述测试焊盘与所述第一金属导电结构连接，所述电荷导出焊盘与所述第二金属导电结构连接。
根据本公开的一些实施例，所述在所述第一金属导电层上形成测试焊盘和所述电荷导出结构的电荷导出焊盘，包括：
在所述第一金属导电层上形成隔离层；
去除部分所述隔离层，形成第一通孔和第二通孔，所述第一通孔暴露所述第一金属导电结构，所述第二通孔暴露所述第二金属导电结构；
在所述第一通孔内形成所述测试焊盘，并在所述第二通孔内形成所述电荷导出焊盘。
根据本公开的一些实施例，形成所述隔离层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述隔离层的方法包括等离子体刻蚀工艺。
根据本公开的一些实施例，所述在所述第一通孔内形成所述测试焊盘，并在所述第二通孔内形成所述电荷导出焊盘，包括：
在所述隔离层上形成第二金属材料层，所述第二金属材料层填充所述第一通孔和所述第二通孔；
去除部分所述第二金属材料层，保留的部分构成所述测试焊盘和所述电荷导出焊盘。
根据本公开的一些实施例，形成所述第二金属材料层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述第二金属材料层的方法包括等离子体刻蚀工艺。
根据本公开的一些实施例，所述形成基底，包括：
提供衬底；
在所述衬底内形成所述深阱区；
在所述深阱区内形成所述第一阱区和所述第二阱区，并在所述深阱区的外围形成环绕所述深阱区的环形阱区，所述第二阱区与所述环形阱区连接，所述第一阱区与所述环形阱区间隔设置，所述环形阱区的掺杂类型与所述深阱区的掺杂类型相同。
根据本公开的一些实施例，在所述第一阱区上形成测试半导体器件，并在所述第二阱区上形成电荷导出结构之前，所述半导体测试结构的制作方法还包括：
在所述基底内形成多个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出多个在所述基底内间隔排布的器件区域，其中一部分所述器件区域用于形成所述测试半导体器件，另一部分所述器件区域用于形成所述电荷导出结构。
本公开实施例所提供的半导体测试结构及其制作方法中，将测试半导体器件和电荷导出结构同层制作于不同的阱区所在区域，从而在形成测试半导体器件的同时形成了电荷导出结构，电荷可通过深阱区及电荷导出结构导出，既能够很好地解决PID问题，又能够方便对半导体测试结构的版图的设计，提高设计效率，缩短开发周期。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的一种半导体测试结构的结构示意图；
图2是根据一示例性实施例示出的另一种半导体测试结构的版图；
图3是图2中A-A向剖视图；
图4是图2中B-B向剖视图；
图5是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图6是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图7是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图8是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图9是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图10是根据一示例性实施例示出的一种半导体测试结构的制作方法流程图；
图11是根据一示例性实施例示出的半导体测试结构中形成基底后的结构示意图；
图12是根据一示例性实施例示出的半导体测试结构中形成有源区后的结构示意图；
图13是根据一示例性实施例示出的半导体测试结构中形成半导体层后的结构示意图；
图14是根据一示例性实施例示出的半导体测试结构中形成第一金属材料层后的结构示意图；
图15是根据一示例性实施例示出的半导体测试结构中形成第一金属导电结构和第二金属导电结构后的结构示意图；
图16是根据一示例性实施例示出的半导体测试结构中形成隔离层后的结构示意图；
图17是根据一示例性实施例示出的半导体测试结构中形成第一通孔和第二通孔后的结构示意图；
图18是根据一示例性实施例示出的半导体测试结构中形成第二金属材料层后的结构示意图。
附图标记：
100-基底；110-衬底；120-深阱区；140-环形阱区；150-浅沟道隔离结构；
200-测试半导体器件；210-第一金属导电结构；220-测试焊盘；230-有源区；240-第一阱区；
300-电荷导出结构；310-第二金属导电结构；320-电荷导出焊盘；330-半导体层；340-第二阱区；
410-第一金属材料层；420-隔离层；431-第一通孔；432-第二通孔；440-第二金属材料层。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
相关技术中，在半导体器件的制作过程中，通常会使用等离子体化学气相沉积、等离子体刻蚀以及离子注入等技术，在前述工艺过程中，会产生游离电荷，导体就会收集游离电荷。设置在积累了电荷的导体上的半导体器件会产生栅极漏电流(Gate Leakge)，影响半导体器件的开启电压Vt，当积累的电荷超过一定数量时，这种栅极漏电流就会损伤栅氧化层，使得电路失效，从而使得器件甚至整个芯片的可靠性和寿命严重的降低。这种情况称为等离子体诱导损伤(Plasma Induced Damage，PID)。为了解决该问题，通常是在半导体器件中设置保护二极管，保护二极管与半导体器件的栅极连接，从而使得电荷通过保护二极管释放。
半导体晶圆上通常具有核心区(core Area)和测试区，测试区通常设置在半导体晶圆的切割道区域中，核心区和测试区均存在上述的PID问题，因此，在核心区和测试区均需要设置保护二极管来进行电荷的释放。然而，由于测试区的空间有限，该区域内的保护二极管难以采用与核心区一致的排布方式，需要对该区域重新进行版图的设计，从而增加测试区域版图设计的工作量，影响设计开发效率。另外，由于测试区和核心区实际的工作环境存在差异，测试区对保护二极管采用相同的控制策略，也会影响测试区的PID改善效果。
基于此，本公开提供了一种半导体测试结构及其制作方法，将测试半导体器件和电荷导出结构同层制作于不同的阱区所在区域，从而在形成测试半导体器件的同时形成了电荷导出结构，电荷可通过深阱区及电荷导出结构导出，既能够很好地解决PID问题，又能够方便对半导体测试结构的版图的设计，提高设计效率，缩短开发周期。
本公开示例性的实施例中提供一种半导体测试结构，该半导体测试结构例如可以位于晶圆的裸片之间的切割道区域，用于对晶圆进行老化测试(Wafer level bum-in，WLBI)、低温测试(Low Temp，LT)、高温测试(High Temp，HT)等测试过程。如图1所示，该半导体测试结构包括基底100、测试半导体器件200和电荷导出结构300。其中，测试半导体器件200形成测试元件组(test element group，TEG)，示例性地，其与裸片内的半导体器件同层制作，从而通过对测试元件组的测试表征裸片内各半导体器件的性能。电荷导出结构300用于进行电荷的导出，以解决PID问题。
继续参考图1，基底100包括深阱区120以及间隔设置于深阱区120内多个阱区，阱区与深阱区120的掺杂类型相同。示例性地，通过在衬底110上进行离子注入形成深阱区120和多个阱区。其中，衬底110的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
一些实施例中，深阱区120和阱区均为N型掺杂，即构成深N阱区和N阱区，示例性地，可在P型衬底上进行第一导电类型离子注入以形成深N阱区，在深N阱区上进行第一导电类型离子注入以形成N阱区，其中，注入的离子为N型离子，例如可以为磷(P)、锑(Sb)或砷(As)等。另一些实施例中，深阱区120和阱区均为P型掺杂，即构成深P阱区和P阱区，示例性地，可在N型衬底上进行第二导电类型离子注入以形成深P阱区，在深P阱区上进行第二导电类型离子注入以形成P阱区，其中，注入的离子为P型离子，例如可以为硼(B)、镓(Ga)或铟(In)等。
其中，多个阱区包括第一阱区240和第二阱区340，示例性地，多个阱区中的一部分阱区为第一阱区240，另一部分阱区为第二阱区340，测试半导体器件200设置于第一阱区240所在区域并包括第一阱区240，电荷导出结构300设置于第二阱区340所在区域并包括第二阱区340。由于第一阱区240和第二阱区340均位于深阱区120内，各个测试半导体器件200在制作过程中所积累的电荷均可通过各自的第一阱区240和深阱区120进入第二阱区340，并通过第二阱区340上的电荷导出结构300导出，从而有效解决PID问题。
本公开实施例所提供的半导体测试结构中，测试半导体器件和电荷导出结构可同层制作于不同的阱区所在区域，从而在形成测试半导体器件的同时形成了电荷导出结构，电荷可通过深阱区及电荷导出结构导出，从而能够很好地解决PID问题。由于是通过与测试半导体器件同层制作的电荷导出结构进行电荷的释放，无需对保护二极管进行版图设计，从而方便对半导体测试结构的版图的设计，提高设计效率，缩短开发周期。
一实施例中，多个阱区在深阱区120内呈阵列排布，从而便于版图的设计，且便于执行离子注入以及后续的测试半导体器件200和电荷导出结构300的制作。本实施例中，第一阱区240和第二阱区340的数量以及排布方式可根据具体的电荷导出需求进行设置，例如，第一阱区240和第二阱区340可以为间隔排布，即以第一阱区240、第二阱区340、第一阱区240、第二阱区340…这样的方式排布，也可以是两个第二阱区340之间设置多个第一阱区240。
本公开一示例性实施例中，测试半导体器件包括晶体管，电荷导出结构包括二极管，如此，利用二极管将半导体测试结构制作过程中产生的电荷导出，且由于二极管具有方向性，外部静电电荷不会经二极管进入测试半导体器件内，从而很好地解决PID问题。
一实施例中，如图2至图4所示，第一阱区240内形成有有源区230，有源区230包括沟道区以及位于沟道区两侧的源区和漏区，源区和漏区经源漏区掺杂工艺形成，例如，可以采用离子注入的方式形成源区和漏区。有源区230上设置第一金属导电结构210，第一金属导电结构210与沟道区的位置相对应，第一金属导电结构210构成测试半导体器件200的栅极。如此，第一阱区240、有源区230以及第一金属导电结构210即构成上述的晶体管。继续参考图4，第二阱区340上依次层叠设置有半导体层330和第二金属导电结构310。其中，半导体层330的掺杂类型与第二阱区340的掺杂类型不同，例如，第二阱区340为N型掺杂，则半导体层330为P型掺杂，再例如，第二阱区340为P型掺杂，则半导体层330为N形掺杂，如此，第二阱区340与半导体层330之间形成PN结，第二阱区340和半导体层330即构成上述的二极管。第一金属导电结构210和第二金属导电结构310同层设置，第二金属导电结构310构成电荷导出结构300的至少一部分，例如，将第二金属导电结构310作为二极管的引出电极。
第一金属导电结构210可以为一层，也可以为多层，当第一金属导电结构210为一层时，第二金属导电结构310也相应设置为一层，当第一金属导电结构210为多层时，第二金属导电结构310也设置为多层，且第二金属导电结构310中的各层结构均与第一金属导电结构210中的各层结构一一对应。第一金属导电结构210的材料和第二金属导电结构310的材料例如可以为钨(W)、铜(Cu)、金(Au)、银(Ag)中的至少一种。
本实施例中，在第一阱区240设置有源区230并在有源区230上设置第一金属导电结构210以形成测试半导体器件200的栅极，第二阱区340设置半导体层330，从而使得第二阱区340与半导体层330构成用于电荷导出的二极管，第一金属导电结构210和第二金属导电结构310同层设置，从而可通过一道工序同时形成第一金属导电结构210和第二金属导电结构310，从而可简化工艺，提高生产效率。
在一些实施例中，第一金属导电结构210与沟道区之间设置有栅氧结构，则第二金属导电结构310与半导体层330之间也可以同步设置栅氧结构。
本公开一示例性实施例中，如图3所示，第一金属导电结构210上设置有测试焊盘220，测试焊盘220用于将测试半导体器件200与外部线路(例如金线)连接，并用于承接探针以进行探针测试。示例性地，测试焊盘220的形状为矩形，测试焊盘220的长度和宽度的比值可以为(1:1)～(2:1)。测试焊盘220包括测试区域和焊接区域，且测试区域和焊接区域沿长度方向排布。测试区域表面具有探针标记，用于进行探针测试，焊接区域用于与外部线路(例如金线)电连接。
第二金属导电结构310上设置有电荷导出结构300的电荷导出焊盘320，电荷可通过电荷导出焊盘320引出。电荷导出焊盘320与测试焊盘220同层设置，电荷导出焊盘320的形状可以与测试焊盘220的形状相同，从而进一步方便版图的设计，即，在进行该层的版图设计时，确定出一个焊盘，然后将该焊盘进行阵列即可得到该层的版图。
测试焊盘220可以为一层，也可以为多层，当测试焊盘220为一层时，电荷导出焊盘320也相应地设置为一层，当测试焊盘220为多层结构时，电荷导出焊盘320也设置为多层结构，且电荷导出焊盘320中的各层结构均与测试焊盘220中的各层结构一一对应。电荷导出焊盘320和测试焊盘220的材料为导电材料，例如金属材料，例如可以为铜、铝、钨中的任一种单一金属材料或者两种以上形成的合金材料。
本实施例中，通过设置电荷导出焊盘320以便于电荷的导出，电荷导出焊盘320与测试焊盘220同层设置，从而可通过一道工序同时形成电荷导出焊盘320和测试焊盘220，从而可简化工艺，提高生产效率。
本公开一示例性实施例中，如图2至图4所示，基底100还包括环绕深阱区120设置的环形阱区140，第二阱区340与环形阱区140连接，例如，如图2所示，第二阱区340与环形阱区140形成为一体，第一阱区240与环形阱区140之间间隔设置，环形阱区140的掺杂类型与深阱区120的掺杂类型相同，例如，环形阱区140和深阱区120均为N型掺杂，或者环形阱区140和深阱区120均为P型掺杂。可以理解的，环形阱区140和第一阱区240、第二阱区340可同时制作，例如，在深N阱区上的预设区域进行N型离子的注入，以形成第一阱区240、第二阱区340和环形阱区140，或者在深P阱区上的预设区域进行P型离子的注入，以形成第一阱区240、第二阱区340和环形阱区140。
本实施例中，通过设置环绕深阱区120的环形阱区140，以达到隔离作用，另外，环形阱区140与第二阱区340连接，从而使得第二阱区340便于通过环形阱区140外接电极。
示例性地，如图4所示，深阱区120的外边缘位于环形阱区140的外边缘的内侧，从而进一步提高环形阱区140的隔离效果。
本公开一示例性实施例中，如图3所示，基底100内设置有多个浅沟槽隔离结构150，浅沟槽隔离结构150隔离出多个在基底100内间隔排布的器件区域，其中一部分器件区域内形成测试半导体器件200，另一部分器件区域内形成电荷导出结构300。浅沟槽隔离结构150可以通过在基底100上形成隔离沟槽后，再采用化学气相沉积或其他的沉积技术在隔离沟槽内沉积绝缘层而形成。浅沟槽隔离结构150的材料可以包括氮化硅或氧化硅等。浅沟槽隔离结构150的截面形状可以根据实际需要进行设定，例如，在图3所示的实施例中，浅沟槽隔离结构150的截面形状呈倒梯形。
本实施例中，通过设置浅沟槽隔离结构150，将测试半导体器件200之间、电荷导出结构300之间以及测试半导体器件200和电荷导出结构300之间均形成很好的隔离，避免各器件之间的影响，从而保证了测试的准确性以及电荷的导出。
本公开一示例性实施例提供了一种半导体测试结构的制作方法，图5示出了根据本公开一示例性的实施例提供的半导体测试结构的制作方法的流程图，图11-图18为半导体结构的制作方法的各个阶段的示意图，下面结合图11-图18对半导体结构的制作方法进行介绍。
如图5所示，半导体测试结构的制作方法包括如下步骤：
S100、形成基底，基底包括深阱区以及间隔设置于深阱区内多个阱区，阱区与深阱区的掺杂类型相同，多个阱区包括第一阱区和第二阱区。
该步骤中，如图11所示，可通过在衬底110上进行离子注入形成深阱区120、第一阱区240和第二阱区340。示例性地，首先在衬底110上进行离子注入形成整片的深阱区120，然后在深阱区120的预设区域进行离子注入，从而形成间隔的多个阱区。例如，在P型衬底上进行第一导电类型离子注入以形成整片的深N阱区，在深N阱区的预设区域进行第一导电类型离子注入以形成间隔的多个N阱区，其中，注入的离子为N型离子，例如可以为磷(P)、锑(Sb)或砷(As)等。再例如，在N型衬底上进行第二导电类型离子注入以形成整片的深P阱区，在深P阱区的预设区域进行第二导电类型离子注入以形成间隔的多个P阱区，其中，注入的离子为P型离子，例如可以为硼(B)、镓(Ga)或铟(In)等。
S200、在第一阱区所在区域形成测试半导体器件，并在第二阱区所在区域形成电荷导出结构，测试半导体器件包括第一阱区，电荷导出结构包括第二阱区。
该步骤中，如图3所示，在第二阱区340所在区域形成电荷导出结构300，如此，各个测试半导体器件200在制作过程中所积累的电荷均可通过各自的第一阱区240和深阱区120进入第二阱区340，并通过第二阱区340所在区域的电荷导出结构300导出。同步制作测试半导体器件200和电荷导出结构300，即采用相同的制程同时形成半导体测试器件200和电荷导出结构300，如此，在版图设计时，通过直接阵列的方式即可同时形成半导体测试器件200和电荷导出结构300的版图，从而提高设计效率。
本实施例提供的半导体测试结构的制作方法中，在形成测试半导体器件200的同时形成了电荷导出结构300，电荷可通过深阱区120及电荷导出结构300导出，既能够很好地解决PID问题，又能够方便对半导体测试结构的版图的设计，提高设计效率，缩短开发周期。
本公开一示例性实施例中，测试半导体器件包括晶体管，电荷导出结构包括二极管，如此，利用二极管将半导体测试结构制作过程中产生的电荷导出，且由于二极管具有方向性，外部静电电荷不会经二极管进入测试半导体器件内，从而很好地解决PID问题。
本公开一示例性实施例中，如图6所示，步骤S200包括：
S210、在第一阱区内形成有源区。
如图12所示，由于第一阱区240用于承载测试半导体器件200，因此，在形成测试半导体器件200的栅极之前，需要在第一阱区240内形成有源区230，例如，可以在第一阱区240采用离子注入的方式形成有源区的源区和漏区。而第二阱区340用于承载电荷导出结构300，因此第二阱区340不进行任何掺杂工艺。
S220、在第二阱区上形成半导体层，半导体层的掺杂类型与第二阱区的掺杂类型不同。
如图13所示，对第二阱区340进行离子掺杂以形成半导体层330，半导体层330的掺杂类型与第二阱区340的掺杂类型不同，例如，第二阱区340为N型掺杂，则半导体层330为P型掺杂，再例如，第二阱区340为P型掺杂，则半导体层330为N形掺杂，如此，第二阱区340与半导体层330之间形成PN结，第二阱区340和半导体层330即构成上述的二极管。
S230、形成第一金属导电层，第一金属导电层包括位于有源区上的第一金属导电结构以及位于半导体层上的第二金属导电结构，第一阱区、有源区和第一金属导电结构构成晶体管，第二阱区、半导体层构成二极管。
该步骤中，通过形成第一金属导电层，即可同时形成测试半导体器件200的栅极以及二极管的导出电极，即一道工序即可形成两部分结构，从而简化了工艺过程，提高了半导体测试结构的生产效率。
一示例性实施例中，如图7所示，步骤S220包括：
S221、在形成有源区后的基底上形成第一金属材料层。
该步骤中，如图14所示，在形成有源区230后的基底100上形成整层的第一金属材料层410，第一金属材料层410例如可以为钨(W)、铜(Cu)、金(Au)、银(Ag)中的至少一种。示例性地，可通过等离子体化学气相沉积工艺形成第一金属材料层410，而在沉积过程中积累的电荷可通过电荷导出结构导出。
S222、去除部分第一金属材料层，保留的部分构成第一金属导电结构和第二金属导电结构。
如图15所示，在形成第一金属材料层410之后，通过光刻(Litho)、刻蚀(ETCH)等方式去除部分第一金属材料层410，从而得到第一金属导电结构210和第二金属导电结构310，即一道工序即可同时形成两部分结构，工艺过程更加简单。示例性地，采用等离子体刻蚀工艺去除部分第一金属材料层410，而在刻蚀过程中积累的电荷可通过电荷导出结构300导出。
作为示例，在第一金属材料层410上方设置第一硬掩膜(hardmask)，第一硬掩膜上设置有镂空图形，通过刻蚀将镂空图形转移至第一金属材料层410中，从而得到第一金属导电结构210和第二金属导电结构310。在另外的实施例中，也可以是在第一金属材料层410上形成图形化光刻胶层，利用干法刻蚀将图形化光刻胶层中的图形转移至第一金属材料层410中，以形成第一金属导电结构210和第二金属导电结构310。第一硬掩膜、光刻胶层的材料例如可以为二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)等。在刻蚀形成第一金属导电结构210和第二金属导电结构310后，采用灰化工艺(asher)去除掩膜，并通过湿法清洗去除表面杂质，为后续工艺提供良好的界面性能和工艺基础，从而有利于提高形成的半导体结构的质量。
一示例性实施例中，如图7所示，步骤S220还包括：
S223、在第一金属导电层上形成测试焊盘以及电荷导出结构的电荷导出焊盘，测试焊盘与第一金属导电结构连接，电荷导出焊盘与第二金属导电结构连接。
本实施例中，在第一金属导电结构210上形成与其连接的测试焊盘220，通过测试焊盘220将测试半导体器件200与外部线路(例如金线)连接，并用于承接探针以进行探针测试。在第二金属导电结构310上形成电荷导出结构300的电荷导出焊盘320，从而使得电荷可方便地通过电荷导出焊盘320引出。电荷导出焊盘320与测试焊盘220同层设置，电荷导出焊盘320的形状可以与测试焊盘220的形状相同，从而进一步方便版图的设计，即，在进行该层的版图设计时，确定出一个焊盘，然后将该焊盘进行阵列即可得到该层的版图。
一实施例中，如图8所示，步骤S223包括：
S223a、在第一金属导电层上形成隔离层。
该步骤中，如图16所示，隔离层420的材料为氧化硅(SiO2)，在其他的实施例中，隔离层420的材料也可以氮氧化硅(SiON)、氮化硅(SiN)中的至少一种。可在第一金属导电层上通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(ChemicalVapor Deposition，简称CVD)等沉积工艺形成隔离层420。示例性地，采用等离子体化学气相沉积工艺形成隔离层420，而在沉积过程中积累的电荷可通过电荷导出结构300导出。
S223b、去除部分隔离层，形成第一通孔和第二通孔，第一通孔暴露第一金属导电结构，第二通孔暴露第二金属导电结构。
如图17所示，在形成了隔离层420之后，通过光刻(Litho)、刻蚀(ETCH)等方式形成贯穿隔离层420的第一通孔431以及第二通孔432，即一道工序即可将第一金属导电结构210和第二金属导电结构310暴露，工艺过程更加简单。示例性地，采用等离子体刻蚀工艺去除部分隔离层420，而在刻蚀过程中积累的电荷可通过电荷导出结构300导出。
作为示例，在隔离层420上方设置第二硬掩膜(hardmask)，第二硬掩膜上设置有镂空图形，通过刻蚀将镂空图形转移至隔离层420中，从而在隔离层420中形成贯通的第一通孔431以及贯通的第二通孔432，如此，第一通孔431暴露出第一金属导电结构210，第二通孔432暴露出第二金属导电结构310，以便后续与第一金属导电结构210接触的测试焊盘220的形成，以及与第二金属导电结构310接触的电荷导出焊盘320的形成。在另外的实施例中，也可以是在隔离层420上形成图形化光刻胶层，利用干法刻蚀将图形化光刻胶层中的图形转移至隔离层420中，以形成第一通孔431和第二通孔421。第二硬掩膜、光刻胶层的材料例如可以为二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)等。在刻蚀形成第一通孔431和第二通孔432后，采用灰化工艺(asher)去除掩膜，并通过湿法清洗去除第一通孔431和第二通孔432内的杂质，为后续工艺提供良好的界面性能和工艺基础，从而有利于提高形成的半导体结构的质量。
S223c、在第一通孔内形成测试焊盘，并在第二通孔内形成电荷导出焊盘。
通过在隔离层420中设置第一通孔431和第二通孔432，并将测试焊盘220和电荷导出焊盘320分别设置在第一通孔431和第二通孔432中，从而通过隔离层420实现对测试焊盘220和电荷导出焊盘320的隔离，保证测试的准确性以及电荷的导出。
本实施例中，可以是先在第一通孔431内形成测试焊盘220，再在第二通孔432内形成电荷导出焊盘320，如图9所示，也可以包括如下步骤：
S2231、在隔离层上形成第二金属材料层，第二金属材料层填充第一通孔和第二通孔。
该步骤中，如图18所示，在隔离层420上形成整层的第二金属材料层440，第二金属材料层440例如可以为钨(W)、铜(Cu)、金(Au)、银(Ag)中的至少一种。示例性地，可通过等离子体化学气相沉积工艺形成第二金属材料层440，而在沉积过程中积累的电荷可通过电荷导出结构300导出。
S2232、去除部分第二金属材料层，保留的部分构成测试焊盘和电荷导出焊盘。
该步骤中，可通过整层回刻方式将位于隔离层420上方的第二金属材料层440去除，保留第一通孔431和第二通孔432内的第二金属材料层440，从而得到测试焊盘220和电荷导出焊盘320。示例性地，采用等离子体刻蚀工艺去除部分第二金属材料层440，而在刻蚀过程中积累的电荷可通过电荷导出结构300导出。
在一个示例性实施例中，如图10所示，步骤S100包括：
S110、提供衬底。
衬底110的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
S120、在衬底内形成深阱区。
在衬底110内形成深阱区120的过程参考前面的介绍，在此不再赘述。
S130、在深阱区内形成第一阱区和第二阱区，并在深阱区的外围形成环绕深阱区的环形阱区，第二阱区与环形阱区连接，第一阱区与环形阱区间隔设置，环形阱区的掺杂类型与深阱区的掺杂类型相同。
环形阱区140和第一阱区240、第二阱区340可同时制作，例如，在深N阱区上的预设区域进行N型离子的注入，以形成第一阱区240、第二阱区340和环形阱区140，或者在深P阱区上的预设区域进行P型离子的注入，以形成第一阱区240、第二阱区340和环形阱区140。通过设置环绕深阱区120的环形阱区140，以达到隔离作用，另外，环形阱区140与第二阱区340连接，从而使得第二阱区340便于通过环形阱区140外接电极。
一示例性实施例中，在第一阱区240上形成测试半导体器件200，并在第二阱区340上形成电荷导出结构300之前，半导体测试结构的制作方法还包括：
在基底内形成多个浅沟槽隔离结构，浅沟槽隔离结构隔离出多个在基底内间隔排布的器件区域，其中一部分器件区域用于形成测试半导体器件，另一部分器件区域用于形成电荷导出结构。
浅沟槽隔离结构150可以通过在基底100上形成隔离沟槽后，再采用化学气相沉积或其他的沉积技术在隔离沟槽内沉积绝缘层而形成。浅沟槽隔离结构150的材料可以包括氮化硅或氧化硅等。通过设置浅沟槽隔离结构，将测试半导体器件200之间、电荷导出结构300之间以及测试半导体器件200和电荷导出结构300之间均形成很好的隔离，避免各器件之间的影响，从而保证了测试的准确性以及电荷的导出。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (19)

1.一种半导体测试结构，其特征在于，所述半导体测试结构包括：
基底，所述基底包括深阱区以及间隔设置于所述深阱区内的多个阱区，所述多个阱区与所述深阱区的掺杂类型相同，所述多个阱区包括第一阱区和第二阱区；
测试半导体器件，设置于所述第一阱区所在区域且包括所述第一阱区；
电荷导出结构，设置于所述第二阱区所在区域且包括所述第二阱区。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述电荷导出结构包括二极管，所述测试半导体器件包括晶体管。
3.根据权利要求2所述的半导体测试结构，其特征在于，所述第一阱区内形成有有源区和设置于所述第一阱区上的第一金属导电结构，所述第一阱区、所述有源区和所述第一金属导电结构构成所述晶体管；和/或，
所述第二阱区上依次层叠设置有半导体层和第二金属导电结构，所述半导体层的掺杂类型和所述第二阱区的掺杂类型不同，所述第二阱区、所述半导体层构成所述二极管。
4.根据权利要求3所述的半导体测试结构，其特征在于，所述第一金属导电结构上设置有测试焊盘，所述第二金属导电结构上设置有所述电荷导出结构的电荷导出焊盘，所述测试焊盘和所述电荷导出焊盘同层设置。
5.根据权利要求1至4任一项所述的半导体测试结构，其特征在于，所述基底还包括环绕所述深阱区设置的环形阱区，所述第二阱区与所述环形阱区连接，所述第一阱区与所述环形阱区间隔设置，所述环形阱区的掺杂类型与所述深阱区的掺杂类型相同。
6.根据权利要求1至4任一项所述的半导体测试结构，其特征在于，所述多个阱区在所述深阱区内呈阵列排布。
7.根据权利要求1至4任一项所述的半导体测试结构，其特征在于，所述基底内设置有多个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出多个在所述基底内间隔排布的器件区域，其中一部分所述器件区域内形成所述测试半导体器件，另一部分所述器件区域内形成所述电荷导出结构。
8.一种半导体测试结构的制作方法，其特征在于，所述半导体测试结构的制作方法包括：
形成基底，所述基底包括深阱区以及间隔设置于所述深阱区内的多个阱区，所述阱区与所述深阱区的掺杂类型相同，所述多个阱区包括第一阱区和第二阱区；
在所述第一阱区所在区域形成测试半导体器件，所述测试半导体器件包括所述第一阱区，并在所述第二阱区所在区域形成电荷导出结构，所述电荷导出结构包括所述第二阱区。
9.根据权利要求8所述的半导体测试结构的制作方法，其特征在于，所述电荷导出结构包括二极管，所述测试半导体器件包括晶体管。
10.根据权利要求9所述的半导体测试结构的制作方法，其特征在于，所述在所述第一阱区所在区域形成测试半导体器件，所述测试半导体器件包括所述第一阱区，并在所述第二阱区所在区域形成电荷导出结构，所述电荷导出结构包括所述第二阱区，包括：
在所述第一阱区内形成有源区；
在所述第二阱区上形成半导体层，所述半导体层的掺杂类型与所述第二阱区的掺杂类型不同；
形成第一金属导电层，所述第一金属导电层包括位于所述有源区上的第一金属导电结构以及位于所述半导体层上的第二金属导电结构，所述第一阱区、所述有源区和所述第一金属导电结构构成所述晶体管，所述第二阱区、所述半导体层构成所述二极管。
11.根据权利要求10所述的半导体测试结构的制作方法，其特征在于，所述形成第一金属导电层，包括：
在形成有源区后的所述基底上形成第一金属材料层；
去除部分所述第一金属材料层，保留的部分构成所述第一金属导电结构和所述第二金属导电结构。
12.根据权利要求11所述的半导体测试结构的制作方法，其特征在于，形成所述第一金属材料层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述第一金属材料层的方法包括等离子体刻蚀工艺。
13.根据权利要求10所述的半导体测试结构的制作方法，其特征在于，所述在所述第一阱区上形成测试半导体器件，并在所述第二阱区上形成电荷导出结构，还包括：
在所述第一金属导电层上形成测试焊盘以及所述电荷导出结构的电荷导出焊盘，所述测试焊盘与所述第一金属导电结构连接，所述电荷导出焊盘与所述第二金属导电结构连接。
14.根据权利要求13所述的半导体测试结构的制作方法，其特征在于，所述在所述第一金属导电层上形成测试焊盘和所述电荷导出结构的电荷导出焊盘，包括：
在所述第一金属导电层上形成隔离层；
去除部分所述隔离层，形成第一通孔和第二通孔，所述第一通孔暴露所述第一金属导电结构，所述第二通孔暴露所述第二金属导电结构；
在所述第一通孔内形成所述测试焊盘，并在所述第二通孔内形成所述电荷导出焊盘。
15.根据权利要求14所述的半导体测试结构的制作方法，其特征在于，形成所述隔离层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述隔离层的方法包括等离子体刻蚀工艺。
16.根据权利要求14所述的半导体测试结构的制作方法，其特征在于，所述在所述第一通孔内形成所述测试焊盘，并在所述第二通孔内形成所述电荷导出焊盘，包括：
在所述隔离层上形成第二金属材料层，所述第二金属材料层填充所述第一通孔和所述第二通孔；
去除部分所述第二金属材料层，保留的部分构成所述测试焊盘和所述电荷导出焊盘。
17.根据权利要求16所述的半导体测试结构的制作方法，其特征在于，
形成所述第二金属材料层的方法包括等离子体化学气相沉积工艺；和/或，
去除部分所述第二金属材料层的方法包括等离子体刻蚀工艺。
18.根据权利要求8至17任一项所述的半导体测试结构的制作方法，其特征在于，所述形成基底，包括：
提供衬底；
在所述衬底内形成所述深阱区；
在所述深阱区内形成所述第一阱区和所述第二阱区，并在所述深阱区的外围形成环绕所述深阱区的环形阱区，所述第二阱区与所述环形阱区连接，所述第一阱区与所述环形阱区间隔设置，所述环形阱区的掺杂类型与所述深阱区的掺杂类型相同。
19.根据权利要求8至17任一项所述的半导体测试结构的制作方法，其特征在于，在所述第一阱区上形成测试半导体器件，并在所述第二阱区上形成电荷导出结构之前，所述半导体测试结构的制作方法还包括：
在所述基底内形成多个浅沟槽隔离结构，所述浅沟槽隔离结构隔离出多个在所述基底内间隔排布的器件区域，其中一部分所述器件区域用于形成所述测试半导体器件，另一部分所述器件区域用于形成所述电荷导出结构。
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