CN115985890A - 半导体封装 - Google Patents

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CN115985890A CN202211245874.4A CN202211245874A CN115985890A CN 115985890 A CN115985890 A CN 115985890A CN 202211245874 A CN202211245874 A CN 202211245874A CN 115985890 A CN115985890 A CN 115985890A
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CN
China
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semiconductor chip
interconnect layer
semiconductor
alignment mark
layer
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金柱贤
金孝恩
徐善京
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装可以包括再分布基板、在再分布基板上的第一半导体芯片以及在再分布基板和第一半导体芯片之间的第二半导体芯片。第二半导体芯片可以在第一方向上具有比第一半导体芯片在第一方向上的宽度小的宽度。第一半导体芯片可以包括在其底表面上的第一对准标记图案。第二半导体芯片可以与第一对准标记图案间隔开。第二半导体芯片可以包括在第一半导体芯片的底表面上的第二互连层、在第二互连层的底表面上并暴露第二互连层的边缘区域的底表面的第二半导体基板、以及在第二互连层的边缘区域上的第二对准标记图案。

Description

半导体封装
技术领域
本公开涉及一种包括对准标记(alignment key)图案的半导体封装。
背景技术
半导体封装包括半导体芯片，该半导体芯片可以被提供为使芯片更容易用作电子产品的一部分的形式。通常，半导体封装包括印刷电路板(PCB)和半导体芯片，该半导体芯片安装在PCB上并使用接合引线或凸块电连接到PCB。随着电子工业的发展，正在进行各种研究以实现更加高度可靠、高度集成和/或小尺寸的半导体封装。
发明内容
发明构思的一些实施方式提供配置为允许更精确检查(例如，更加高度精确的检查)的半导体封装。
根据发明构思的一些实施方式，一种半导体封装可以包括再分布基板、在再分布基板上的第一半导体芯片以及在再分布基板与第一半导体芯片之间的第二半导体芯片，第二半导体芯片在第一水平方向上具有与比第一半导体芯片在第一水平方向上的第一宽度小的第二宽度。第一半导体芯片可以包括在其底表面上的第一对准标记图案。第二半导体芯片可以与第一对准标记图案间隔开。第二半导体芯片可以包括在第一半导体芯片的底表面上的第二互连层、在第二互连层的底表面上并暴露第二互连层的边缘区域的底表面的第二半导体基板以及在第二互连层的边缘区域上的第二对准标记图案。
根据发明构思的一些实施方式，一种半导体封装可以包括：第一半导体芯片，包括第一半导体基板、在第一半导体基板的底表面上的第一互连层以及在第一互连层的边缘区域的底表面上的第一对准标记图案；以及在第一互连层的底表面上并暴露第一对准标记图案的第二半导体芯片。第二半导体芯片可以包括面对第一互连层的第二互连层、在第二互连层的底表面上并暴露第二互连层的边缘区域的底表面的第二半导体基板以及在第二互连层的边缘区域上的第二对准标记图案。
根据发明构思的一些实施方式，一种半导体封装可以包括再分布基板、在再分布基板的底表面上的焊球、在再分布基板的顶表面上的第一半导体芯片、在再分布基板和第一半导体芯片之间的第二半导体芯片、以及在再分布基板的顶表面和第一半导体芯片的底表面之间并覆盖第二半导体芯片的侧表面的绝缘密封层。第一半导体芯片可以包括第一半导体基板、在第一半导体基板的底表面上的第一互连层、提供在第一互连层的中心区域的底表面上的第一接合芯片焊盘、以及提供在第一互连层的边缘区域的底表面上并与第一接合芯片焊盘电隔离的第一金属虚设图案。当在平面图中观看时，第二半导体芯片可以与第一互连层的边缘区域间隔开。第二半导体芯片可以包括在第一互连层的中心区域的底表面上的第二互连层、在第二互连层的底表面上并暴露第二互连层的边缘区域的底表面的第二半导体基板、在第二半导体基板中的贯穿通路、在第二互连层的顶表面上的第二芯片焊盘、以及提供在第二互连层的边缘区域上并与第二芯片焊盘电断开的第二金属虚设图案。
附图说明
图1A是示出根据本发明构思的一些实施方式的第一半导体芯片的第一对准标记图案和第二半导体芯片的第二对准标记图案的图。
图1B是沿着图1A的线I-I'截取的剖视图，以示出根据发明构思的一些实施方式的半导体封装。
图1C是示出图1B的部分“II”的放大剖视图。
图1D是示出图1B的部分“III”的放大剖视图。
图2是示出第一对准标记图案和第二对准标记图案的图。
图3A是示出根据本发明构思的一些实施方式的半导体封装的剖视图。
图3B是示出图3A的部分“III”的放大剖视图。
图4是示出根据发明构思的一些实施方式的半导体封装的剖视图。
图5A、图5B、图5E、图5F、图5G和图5H是示出根据发明构思的一些实施方式的制造半导体封装的方法的剖视图。
图5C是示出图5B的部分“IV”的放大剖视图，其示出根据发明构思的一些实施方式的识别第一对准标记图案和第二对准标记图案的方法。
图5D对应于示出图5B的部分“IV”的放大剖视图，其示出根据发明构思的一些实施方式的识别第一对准标记图案和第二对准标记图案的方法。
具体实施方式
现在将参照附图更全面地描述发明构思的实施方式的一些示例，附图中示出实施方式的示例。
图1A是示出根据发明构思的一些实施方式的第一半导体芯片的第一对准标记图案和第二半导体芯片的第二对准标记图案的图。图1B是沿着图1A的线I-I'截取的剖视图，以示出根据发明构思的一些实施方式的半导体封装。图1C是示出图1B的部分“II”的放大剖视图。图1D是示出图1B的部分“III”的放大剖视图。
参照图1A至图1D，半导体封装10可以包括再分布基板300、焊球500、第一半导体芯片100、第二半导体芯片200、导电结构550和绝缘密封层400。
如图1B所示，再分布基板300可以具有彼此相反的顶表面和底表面。再分布基板300可以包括一个或更多个有机绝缘层301、第一导电图案320、第二导电图案330、第三导电图案340和第四导电图案350。有机绝缘层301可以由有机材料(例如可光成像电介质(PID)材料)形成，或者包括有机材料(例如可光成像电介质(PID)材料)。PID材料可以是聚合物。例如，PID材料可以由光敏聚酰亚胺、聚苯并噁唑、酚基聚合物或苯并环丁烯基聚合物中的至少一种形成，或者可以包括光敏聚酰亚胺、聚苯并噁唑、酚基聚合物或苯并环丁烯基聚合物中的至少一种。在一些实施方式中，可以提供多个有机绝缘层301。堆叠的有机绝缘层301的数量可以不同地改变，并且有机绝缘层301的厚度可以不同地改变。在一些实施方式中，有机绝缘层301可以由相同的材料形成或者包括相同的材料。在相邻的有机绝缘层301之间可以没有可观察到的界面。
第一导电图案320可以提供在有机绝缘层301(例如，多个有机绝缘层301中的最下面的一个)的底表面上。第一导电图案320可以从有机绝缘层301的底表面进一步延伸到有机绝缘层301中的最下面的一个中。第一导电图案320可以用作焊盘。第二导电图案330可以分别提供在第一导电图案320上并电连接到第一导电图案320。第二导电图案330可以是再分布图案。第二导电图案330可以提供在有机绝缘层301之间或在有机绝缘层301中。第三导电图案340可以分别提供在第二导电图案330上并电连接到第二导电图案330。第三导电图案340可以提供在有机绝缘层301中的最上面的一个中。
第四导电图案350可以提供在再分布基板300的边缘区域中。第四导电图案350可以延伸穿过和/或穿透有机绝缘层301。第四导电图案350可以与第二导电图案330横向地间隔开并与第二导电图案330电断开或电隔离。第四导电图案350可以分别提供在第一导电图案320上。在一些实施方式中，与附图中示出的不同，每个第四导电图案350可以包括多个导电通路，而不是具有单片(monolithic)形式。导电通路可以提供为穿透每个有机绝缘层301。第一至第四导电图案320、330、340和350的形状可以不同地改变。第一至第四导电图案320、330、340和350可以由金属材料(例如铜)形成或者包括金属材料(例如铜)。与再分布基板300的电连接可以表示与第一至第四导电图案320、330、340和350中的至少一个的电连接。
尽管没有示出，但是第一籽晶图案可以进一步提供在第一导电图案320的顶表面上。第二籽晶图案(未示出)可以进一步提供在第一导电图案320和第二导电图案330之间。第三籽晶图案(未示出)可以进一步提供在第二导电图案330和第三导电图案340之间。第一至第三籽晶图案可以由与第一至第四导电图案320、330、340和350的材料不同的金属材料形成，或者包括与第一至第四导电图案320、330、340和350的材料不同的金属材料。例如，第一籽晶图案至第三籽晶图案可以由钛、铜和/或其合金中的至少一种形成，或者包括钛、铜和/或其合金中的至少一种。
焊球500可以提供在再分布基板300的底表面上。焊球500可以提供在第一导电图案320的底表面上并可以电连接到第三导电图案340。第一导电图案320可以用作焊球500的焊盘。焊球500可以由至少一种焊料材料(例如锡、铅、银和/或其合金)形成，或者包括至少一种焊料材料(例如锡、铅、银和/或其合金)。
第一半导体芯片100可以提供在再分布基板300的顶表面上或上方。第一半导体芯片100可以是逻辑芯片。第一半导体芯片100可以包括第一半导体基板110、第一集成电路115、第一互连层120、第一导电芯片焊盘151、第一接合芯片焊盘152和第一对准标记图案170。第一半导体基板110可以由硅、锗或硅锗形成，或者包括硅、锗或硅锗。第一半导体基板110可以具有晶体结构。
第一方向D1可以平行于第一半导体芯片100的顶表面。第一半导体芯片100的顶表面可以是第一半导体基板110的顶表面。第二方向D2可以平行于第一半导体芯片100的顶表面并可以基本上垂直于第一方向D1。第三方向D3可以平行于第一半导体芯片100的顶表面并可以相对于第一方向D1和第二方向D2两者倾斜一角度。第三方向D3可以与第一方向D1和第二方向D2两者共面并与它们相交。第三方向D3可以是对角线方向。第四方向D4可以基本上垂直于第一半导体芯片100的顶表面。第四方向D4可以基本上垂直于第一方向D1、第二方向D2和第三方向D3。第四方向D4可以是垂直方向。这里，如果两个元件被描述为彼此横向地间隔开，则它们可以在水平方向上彼此间隔开。这里，水平方向可以被选择为平行于第一半导体芯片100的顶表面。在一些实施方式中，水平方向可以平行于第一方向D1、第二方向D2和第三方向D3之一。
第一互连层120可以提供在第一半导体基板110的底表面(例如面对再分布基板300的表面)上。第一互连层120可以具有与第一半导体基板110的侧表面垂直对准的侧表面。这里，术语“垂直”可以用于表示第四方向D4或平行于第四方向D4的方向。第一互连层120的宽度可以等于第一半导体基板110的宽度。当在平面图中观看时，第一互连层120可以具有中心区域和边缘区域。当在平面图中观看时，第一互连层120的边缘区域可以被提供为围绕中心区域。第一互连层120的边缘区域可以提供在第一互连层120的侧表面和第一互连层120的中心区域之间。
第一接合芯片焊盘152和第一导电芯片焊盘151可以提供在第一互连层120的底表面上。第一接合芯片焊盘152和第一导电芯片焊盘151可以电连接到第一互连结构123。第一接合芯片焊盘152可以提供在第一互连层120的中心区域的底表面上。第一接合芯片焊盘152可以由金属材料(例如铜)形成，或者可以包括金属材料(例如铜)。第一导电芯片焊盘151可以提供在第一互连层120的边缘区域的底表面上。第一导电芯片焊盘151可以与第一接合芯片焊盘152横向地间隔开并与第一接合芯片焊盘152电断开或电隔离。第一导电芯片焊盘151可以由至少一种金属材料(例如铝、镍和/或铜)形成，或者可以包括至少一种金属材料(例如铝、镍和/或铜)。
第一对准标记图案170可以提供在第一互连层120的边缘区域的底表面上。第一对准标记图案170的底表面可以被第一互连层120暴露，但是发明构思不限于此。第一对准标记图案170可以与第一接合芯片焊盘152和第一导电芯片焊盘151横向地间隔开并与第一接合芯片焊盘152和第一导电芯片焊盘151电断开或电隔离。第一对准标记图案170可以由金属材料(例如铜)形成或者包括金属材料(例如铜)。在一些实施方式中，第一对准标记图案170可以是金属虚设图案。第一对准标记图案170可以由与第一接合芯片焊盘152或第一导电芯片焊盘151相同的金属材料形成，或者可以包括与第一接合芯片焊盘152或第一导电芯片焊盘151相同的金属材料，但是发明构思不限于此。
在下文，将参照图1C更详细地描述第一集成电路115、第一互连层120和第一对准标记图案170。
如图1C所示，第一集成电路115可以在第一半导体基板110的底表面上。第一集成电路115可以包括晶体管。在一些实施方式中，不同于图1C的图示，可以提供多个第一集成电路115。这里，一元件被描述为“电连接到半导体芯片”可以表示该元件通过半导体芯片的芯片焊盘电连接到集成电路。这里，当元件被描述为“电连接到彼此”时，所述元件可以直接连接到彼此，或者通过另一元件以电通信的方式间接连接到彼此。
第一互连层120可以包括一个或更多个第一电介质层121和一个或更多个第一互连结构123。第一电介质层121可以堆叠在第一半导体基板110的底表面上。第一电介质层121可以由硅基绝缘材料(例如硅氧化物、硅氮化物和/或硅氮氧化物)中的至少一种形成，或者包括硅基绝缘材料(例如硅氧化物、硅氮化物和/或硅氮氧化物)中的至少一种。第一互连结构123可以电连接到第一集成电路115。每个第一互连结构123可以包括第一互连线和第一通路。第一互连线可以插置在第一电介质层121之间。第一通路可以穿透第一电介质层121。第一互连层120可以包括工艺线前端(FEOL)层和工艺线后端(BEOL)层。第一互连层120的FEOL层可以提供在第一半导体基板110与第一互连层120的BEOL层之间。
第一对准标记图案170可以提供在第一电介质层121中的最下面的一个的底表面上。第一对准标记图案170可以是虚设图案。第一对准标记图案170可以不电连接到任何其它导电元件。例如，第一对准标记图案170可以与第一互连结构123间隔开。第一对准标记图案170可以与第一互连结构123和第一集成电路115电断开或电隔离。
返回参照图1B，导电结构550可以在再分布基板300和第一半导体芯片100之间。导电结构550可以与第二半导体芯片200横向地间隔开。此外，导电结构550可以彼此横向地间隔开。导电结构550可以提供在第四导电图案350上并且联接到第四导电图案350。导电结构550可以提供在第一互连层120的边缘区域的底表面上，并可以分别联接到第一导电芯片焊盘151。因此，第一半导体芯片100可以通过导电结构550联接到再分布基板300。
每个导电结构550可以包括导电柱。在一些实施方式中，不同于附图，每个导电结构550可以包括多个堆叠的导电柱。导电结构550可以由金属材料(例如铜)形成或者包括金属材料(例如铜)。
第二半导体芯片200可以提供在再分布基板300的顶表面和第一半导体芯片100的底表面之间。第二半导体芯片200可以是逻辑芯片。第二半导体芯片200的宽度可以小于再分布基板300的宽度和第一半导体芯片100的宽度。这里，除非另有说明，第二半导体芯片200的宽度和长度可以指第二半导体芯片200的第二互连层220的宽度和长度。第二半导体芯片200的长度可以小于再分布基板300的长度和第一半导体芯片100的长度。因此，第二半导体芯片200可以暴露第一互连层120的边缘区域的底表面。当在平面图中观看时，第二半导体芯片200可以与第一互连层120的边缘区域间隔开。因此，第二半导体芯片200可以与第一对准标记图案170和第一导电芯片焊盘151间隔开。第二半导体芯片200的尺寸可以暴露第一对准标记图案170和第一导电芯片焊盘151。
第二半导体芯片200可以包括第二半导体基板210、贯穿通路260、第二互连层220、第二集成电路215、第二芯片焊盘250和第二对准标记图案270。第二互连层220可以提供在第一互连层120的中心区域的底表面上。第二互连层220可以被提供为面对第一互连层120。第二互连层220可以被提供为暴露第一互连层120的边缘区域的底表面。
当在平面图中观看时，第二互连层220可以具有中心区域和边缘区域。当在平面图中观看时，第二互连层220的边缘区域可以被提供为围绕中心区域。第二互连层220的边缘区域可以提供在第二互连层220的侧表面和第二互连层220的中心区域之间。第二互连层220可以包括第二电介质层221和第二互连结构223。
第二半导体基板210可以提供在第二互连层220的中心区域的底表面上。第二半导体基板210可以与第二互连层220的边缘区域的底表面间隔开，以暴露第二互连层220的边缘区域的底表面。第二互连层220的被暴露的边缘区域在第三方向D3上的宽度可以在从10μm至30μm的范围内。作为示例，第二半导体基板210可以是由硅、锗或硅锗形成的晶体基板。
贯穿通路260可以提供在第二半导体基板210中。贯穿通路260可以从顶部到底部穿透第二半导体基板210。贯穿通路260的底表面可以提供在等于或低于第二半导体基板210的底表面的水平。这里，元件的水平可以指在第四方向D4上测量的元件的垂直水平。此外，如果元件在这里被描述为具有相同的宽度、高度和/或水平，则元件可以被形成为使得其宽度、高度和/或水平在特定的工艺公差内。贯穿通路260的底表面可以联接到第三导电图案340。因此，贯穿通路260可以通过再分布基板300电连接到焊球500。贯穿通路260可以进一步延伸到第二互连层220的下部中，但是发明构思不限于此。贯穿通路260可以电连接到第二互连结构223。贯穿通路260可以由至少一种金属材料(例如铜或钨)形成，或者包括至少一种金属材料(例如铜或钨)。
在下文，将参照图1B和图1D更详细地描述第二互连层220、第二芯片焊盘250、第二集成电路215和第二对准标记图案270。
第二集成电路215可以提供在第二半导体基板210的顶表面上。第二集成电路215可以包括晶体管。在一些实施方式中，不同于附图中示出的，可以提供多个第二集成电路215。第二互连层220可以提供在第二半导体基板210的顶表面上。第二互连层220可以包括多个堆叠的第二电介质层221。第二电介质层221可以由硅基绝缘材料(例如硅氧化物、硅氮化物和/或硅氮氧化物)中的至少一种形成，或者包括硅基绝缘材料(例如硅氧化物、硅氮化物和/或硅氮氧化物)中的至少一种。第二互连结构223可以电连接到第二集成电路215。因此，贯穿通路260可以通过第二互连结构223电连接到第二集成电路215。第二互连结构223可以包括第二互连线和第二通路。第二互连线可以插置在第二电介质层221之间。第二通路可以穿透第二电介质层221。
第二互连层220可以包括FEOL层和BEOL层。第二互连层220的FEOL层可以提供在第二互连层220的BEOL层和第二半导体基板210之间。
第二芯片焊盘250可以在第二互连层220的顶表面上。例如，第二芯片焊盘250可以提供在第二电介质层221中的最上面的一个中。第二芯片焊盘250的顶表面可以被第二电介质层221中的最上面的一个暴露。第二芯片焊盘250可以由至少一种金属材料(例如铜)形成，或者包括至少一种金属材料(例如铜)。第二芯片焊盘250可以通过直接接合方法连接到第一接合芯片焊盘152。例如，第二芯片焊盘250可以与第一接合芯片焊盘152直接接触。在一些实施方式中，在第二芯片焊盘250和第一接合芯片焊盘152之间可以没有可观察到的界面。第二电介质层221中的最上面的一个和第一电介质层121中的最下面的一个可以彼此直接接触。第二电介质层221中的最上面的一个和第一电介质层121中的最下面的一个可以通过其间的化学键而彼此接合。化学键可以包括共价键。在一些实施方式中，在第二电介质层221中的最上面的一个和第一电介质层121中的最下面的一个之间可以没有可观察到的界面。这里，第一互连层120和第二互连层220之间的直接接合可以包括在第二电介质层221中的最上面的一个和第一电介质层121中的最下面的一个之间的直接接合。因此，第二半导体芯片200可以通过这样的直接接合连接到第一半导体芯片100。这里，当两个芯片被描述为通过直接接合方法或以直接接合方式彼此连接时，这可以包括分别包括在这两个芯片中并成对以彼此面对的芯片焊盘或绝缘元件彼此直接接合。当绝缘元件被描述为彼此直接接合时，在绝缘元件之间可以形成化学键。绝缘元件可以包括第二电介质层221中的最上面的一个和第一电介质层121中的最下面的一个。
由于第一接合芯片焊盘152可以直接接合到第二芯片焊盘250，所以第一半导体芯片100可以通过第二互连结构223电连接到第二集成电路215和贯穿通路260。
第二对准标记图案270可以提供在第二互连层220的边缘区域的底表面上。第二对准标记图案270可以被第二半导体基板210暴露。例如，第二对准标记图案270可以提供在第二电介质层221中的最下面的一个中。第二电介质层221中的最下面的一个可以被提供为暴露第二对准标记图案270的底表面。第二对准标记图案270可以是虚设金属图案。例如，第二对准标记图案270可以与第二互连结构223间隔开。第二对准标记图案270可以与第二互连结构223、贯穿通路260、第二芯片焊盘250和第二集成电路215电断开或电隔离。第二对准标记图案270可以由至少一种金属材料(例如铜、铝或镍)形成或包括至少一种金属材料(例如铜、铝或镍)。
如图1B所示，绝缘密封层400可以提供在再分布基板300的顶表面和第一半导体芯片100的底表面之间。绝缘密封层400的外侧表面可以与再分布基板300的侧表面和第一半导体芯片100的侧表面垂直对准。绝缘密封层400可以覆盖或垂直地重叠第一对准标记图案170和第二对准标记图案270。绝缘密封层400可以覆盖导电结构550的侧表面、第二互连层220的侧表面、第二互连层220的边缘区域的底表面和第二半导体基板210的侧表面。在一些实施方式中，绝缘密封层400可以延伸到在再分布基板300和第二半导体基板210的底表面之间的区域中，以进一步覆盖贯穿通路260的下部侧表面。绝缘密封层400可以由不同于有机绝缘层301的材料形成或者包括不同于有机绝缘层301的材料。绝缘密封层400可以由硅基绝缘材料(例如硅氧化物)形成或包括硅基绝缘材料(例如硅氧化物)。
在下文，将参照图1A更详细地描述第一对准标记图案170和第二对准标记图案270以及第一互连层120的边缘区域的相对位置和形状。
第一互连层120可以提供在第一半导体基板110上。第一互连层120可以具有与第一半导体基板110基本上相同的尺寸。
第二互连层220可以在第一互连层120上。第一互连层120的边缘区域可以被第二互连层220暴露。第一对准标记图案170可以提供在第一互连层120的被暴露的边缘区域上。在一些实施方式中，可以提供多个第一对准标记图案170。在一些实施方式中，当在平面图中观看时，每个第一对准标记图案170可以具有字母“L”的形状或者通过旋转字母“L”获得的形状之一。每个第一对准标记图案170可以在第一方向D1上具有第一宽度W1。第一宽度W1可以大于或等于约5μm。每个第一对准标记图案170可以在第二方向D2上具有第一长度。第一长度可以大于或等于约5μm。如果第一宽度W1和第一长度小于5μm，则可能难以识别第一对准标记图案170。根据发明构思的一些实施方式，由于第一宽度W1和第一长度中的每个大于或等于5μm，所以可以以更精确的方式识别第一对准标记图案170。
第二半导体基板210可以在第二互连层220上。第二半导体基板210可以被设置为暴露第二互连层220的边缘区域。第二互连层220的被暴露的边缘区域在第一方向D1上的宽度W10可以在从10μm至30μm的范围内。第二互连层220的边缘区域在第三方向D3上的宽度W11可以大于第二互连层220的边缘区域在第一方向D1上的宽度W10。第二互连层220的边缘区域在第三方向D3上的宽度W11可以在从10μm至30μm的范围内。如果宽度W10和W11大于30μm，则(例如图1D的)第二集成电路215被允许的面积可能受到过度限制。如果宽度W10和W11小于10μm，则在第一半导体芯片100或第二半导体芯片200中可能出现翘曲问题。根据发明构思的一些实施方式，由于宽度W10和W11在从10μm至30μm的范围内，所以第二集成电路215可以以更自由的方式设计，并且第一半导体芯片100和第二半导体芯片200可以没有或不存在翘曲问题。
第二对准标记图案270可以提供在第二互连层220的边缘区域上。第二对准标记图案270可以在第一方向D1上具有第二宽度W2。第二宽度W2可以在从5μm至15μm的范围内。第二宽度W2可以小于第二互连层220的边缘区域在第一方向D1上的宽度W10。第二对准标记图案270可以在第二方向D2上具有第二长度。第二长度可以在从5μm至15μm的范围内。由于第二宽度W2和第二长度大于5μm，所以可以以更精确的方式识别第二对准标记图案270。如果第二宽度W2或第二长度大于15μm，则可能对参照图1D描述的第二集成电路215或贯穿通路260的布置施加限制。相比之下，根据发明构思的一些实施方式，由于第二宽度W2和第二长度小于15μm，所以参照图1D描述的第二集成电路215或贯穿通路260的位置可以以更自由的方式设计。
第二互连层220可以具有由其侧表面限定的拐角220Z。第二对准标记图案270可以与拐角220Z相邻。当在平面图中观看时，每个第二对准标记图案270可以具有字母“L”的形状或者通过旋转字母“L”获得的形状之一。
当在平面图中观看时，第一对准标记图案170可以与第二互连层220的拐角220Z相邻并在其外侧。因此，成对的第一对准标记图案170和第二对准标记图案270中的至少一对可以被一起包括在通过检查工艺获得的单个图像中，这可以有助于对第一对准标记图案170和第二对准标记图案270的检查工艺。
图2是示出第一对准标记图案和第二对准标记图案的图。为了简洁的描述，先前描述的元件可以用相同的附图标记来标识，而不重复其重叠描述。
参照图2，第一半导体芯片100可以包括第一半导体基板110、第一互连层120和第一对准标记图案170。第一对准标记图案170可以提供在第一互连层120的边缘区域上。
第二半导体芯片200可以包括第二半导体基板210、第二互连层220和第二对准标记图案270。第二半导体基板210可以被设置为暴露第二互连层220的边缘区域。第二对准标记图案270可以提供在第二互连层220的边缘区域上。
当在平面图中观看时，每个第一对准标记图案170和每个第二对准标记图案270可以具有十字形。然而，第一对准标记图案170和第二对准标记图案270的平面形状可以不同地改变。例如，第一对准标记图案170和第二对准标记图案270中的至少一个可以具有多边形或圆形形状。第二对准标记图案270的平面形状可以与第一对准标记图案170的平面形状相同或不同。
第一对准标记图案170和第二对准标记图案270可以不与第二互连层220的拐角220Z相邻。在一些实施方式中，第一对准标记图案170和第二对准标记图案270可以与第二互连层220的拐角220Z相邻，如参照图1A所述，应理解本公开不限于此。在下文，为了简洁起见，以下描述将参照包括一个第一对准标记图案170和一个第二对准标记图案270的示例，但是发明构思不限于此。
图3A是沿着图1A的线I-I'截取的剖视图，以示出根据发明构思的一些实施方式的半导体封装。图3B是示出图3A的部分“III”的放大剖视图。
参照图3A和图3B，半导体封装10A可以包括再分布基板300、焊球500、第一半导体芯片100、第二半导体芯片200、导电结构550和绝缘密封层400。再分布基板300、焊球500、第一半导体芯片100、第二半导体芯片200、导电结构550和绝缘密封层400可以与参照图1A至图1D描述的那些基本上相同。例如，第二半导体芯片200可以包括第二半导体基板210、第二互连层220、第二芯片焊盘250、贯穿通路260和第二对准标记图案270。当在平面图中观看时，第二对准标记图案270可以提供在第二互连层220的边缘区域上。然而，第二对准标记图案270可以不暴露于第二互连层220的外部。如图3B所示，第二电介质层221中的最下面的一个可以进一步提供在第二对准标记图案270的底表面上。第二电介质层221中的最下面的一个可以是包括在第二互连层220的FEOL层的互连层中的层。在第二对准标记图案270和第二互连层220的底表面之间可以不提供任何导电元件。
第二电介质层221可以对光是基本上透明的。例如，光可以穿过第二电介质层221中的最下面的一个并可以入射到第二对准标记图案270中。第二对准标记图案270可以配置为反射光。第二对准标记图案270的存在可以通过测量反射光来识别。此工艺可以用于获得关于第二半导体芯片200的位置的信息。
图4是沿着图1A的线I-I'截取的剖视图，以示出根据发明构思的一些实施方式的半导体封装。
参照图4，半导体封装10B可以包括再分布基板300、焊球500、第一半导体芯片100、第二半导体芯片200、导电结构550和绝缘密封层400。第一接合芯片焊盘152、第一导电芯片焊盘151和第一对准标记图案170可以提供在第一半导体芯片100的底表面上。第一导电芯片焊盘151可以在第一对准标记图案170和第一接合芯片焊盘152之间。例如，当在平面图中观看时，在第一半导体芯片100的侧表面和第一对准标记图案170之间的距离可以小于在第一半导体芯片100的侧表面和第一导电芯片焊盘151之间的距离。
第一导电芯片焊盘151和第一对准标记图案170的平面布置可以进行各种改变。例如，与附图中所示的不同，第一导电芯片焊盘151可以在第二半导体芯片200附近的局部区域中。当在平面图中观看时，第一对准标记图案170可以提供在第一导电芯片焊盘151之间。
图5A、图5B、图5E、图5F、图5G和图5H是示出根据发明构思的一些实施方式的制造半导体封装的方法的剖视图。图5C是图5B的部分“IV”的放大剖视图，其被提供来更详细地示出根据发明构思的一些实施方式的识别第一对准标记图案170和第二对准标记图案270的工艺。图5D是图5B的部分“IV”的放大剖视图，其被提供来示出根据发明构思的一些实施方式的识别第一对准标记图案170和第二对准标记图案270的工艺。在下文，为了简洁起见，第一电介质层和第二电介质层中的每个将被描述为单层。在图5A至图5H的以下描述中，将基于参考的附图给出元件的相对垂直位置(例如顶表面和底表面)。
参照图5A，可以制备半导体晶片100W。半导体晶片100W可以包括多个第一半导体芯片100。第一半导体芯片100可以横向地布置并可以彼此连接。第一半导体芯片100可以由提供在半导体晶片100W的表面上的划片槽(未示出)限定，但是发明构思不限于此。
半导体晶片100W的形成可以包括：制备晶片级的第一半导体基板110；形成包括第一电介质层121和第一互连结构123的第一互连层120；形成第一对准标记图案170；以及形成第一接合芯片焊盘152和第一导电芯片焊盘151。
半导体晶片100W可以提供在临时基板900上。例如，第一半导体基板110可以附着到临时基板900。这里，粘合层(未示出)可以进一步提供在第一半导体基板110和临时基板900之间。临时基板900可以是载体基板。
可以制备第二半导体芯片200。每个第二半导体芯片200可以包括第二半导体基板210、第二互连层220、第二芯片焊盘250、贯穿通路260和第二对准标记图案270，如参照图1B和图1D的实施方式所述。第二对准标记图案270可以提供在第二互连层220的顶表面上。然而，第二半导体芯片200可以具有与第二互连层220基本上相同的宽度。第二半导体基板210可以提供在第二对准标记图案270的顶表面和第二互连层220的顶表面上。贯穿通路260的顶表面可以位于第二半导体基板210中。
第二半导体芯片200可以提供在半导体晶片100W上以彼此横向地间隔开。第二半导体芯片200可以与第一半导体芯片100垂直地重叠。这里，第二互连层220可以被提供为面对第一互连层120中的对应的一个。每个第二半导体芯片200可以不提供在第一半导体芯片100中的对应一个的边缘区域上。换句话说，每个第二半导体芯片200可以与第一半导体芯片100中的对应一个的边缘部分间隔开。第二半导体芯片200可以与第一对准标记图案170和第一导电芯片焊盘151间隔开。
可以对第二半导体芯片200和半导体晶片100W执行接合工艺。在一些实施方式中，接合工艺可以包括向第二半导体芯片200和半导体晶片100W施加热量或压力。因此，第二半导体芯片200可以以直接接合的方式连接到第一半导体芯片100。例如，第二半导体芯片200的第二芯片焊盘250可以直接接合到第一半导体芯片100的第一接合芯片焊盘152。由于热量或压力，第二芯片焊盘250的金属原子可以扩散到第一接合芯片焊盘152中，并且第一接合芯片焊盘152的金属原子可以扩散到第二芯片焊盘250中。因此，在第二芯片焊盘250和第一接合芯片焊盘152之间可以没有可观察到的界面，但是发明构思不限于此。
作为接合工艺的结果，第二互连层220可以直接接合到第一互连层120中的对应一个。例如，第二互连层220的第二电介质层221可以直接接合到第一互连层120的第一电介质层121。化学键可以形成在第二互连层220的第二电介质层221和第一互连层120的第一电介质层121之间。
参照图5B和图5C，可以对第二半导体芯片200执行蚀刻工艺。蚀刻工艺可以是使用蚀刻气体的干法蚀刻工艺。第一互连层120、第二互连层220和贯穿通路260可以相对于第二半导体基板210具有蚀刻选择性。蚀刻工艺可以是各向同性蚀刻工艺。因此，可以通过各向同性蚀刻工艺去除第二半导体基板210的上部和侧部。作为蚀刻工艺的结果，贯穿通路260的端部可以在第二半导体基板210的凹入的顶表面附近暴露到第二半导体基板210的外部。
由于第二半导体基板210的侧部被去除，所以第二互连层220的边缘区域可以暴露到外部。因此，第二对准标记图案270可以暴露到外部。第一对准标记图案170可以在第一互连层120的顶表面上。如参照图1A所述，第一对准标记图案170和第二对准标记图案270可以被设置为彼此相邻。
可以执行检查工艺以确定第一对准标记图案170和第二对准标记图案270的位置。可以使用光来执行检查工艺。第一半导体芯片100和第二半导体芯片200中的每个的位置可以从通过检查工艺获得的第一对准标记图案170和第二对准标记图案270的位置数据来计算。因此，可以评估第一半导体芯片100和第二半导体芯片200是否位于期望的位置。
根据发明构思的一些实施方式的蚀刻第二半导体基板210的工艺以及识别第一对准标记图案170和第二对准标记图案270的工艺将在下面描述。
参照图5D并结合图5B，可以对第二半导体芯片200执行蚀刻工艺。可以通过与参照图5B和图5C描述的方法相同的方法来执行蚀刻工艺。蚀刻工艺可以是各向同性蚀刻工艺。可以通过各向同性蚀刻工艺去除第二半导体基板210的上部和侧部，在这种情况下，贯穿通路260的端部和第二互连层220的边缘区域可以暴露到外部。
第二电介质层221可以包括多个堆叠的层。然而，至少一个第二电介质层221可以进一步提供在第二对准标记图案270上。可以使用相对于第二电介质层221具有蚀刻选择性的蚀刻配方来执行蚀刻工艺。例如，可以执行蚀刻工艺，使得在蚀刻工艺之后第二电介质层221中的至少一个留在第二对准标记图案270的顶表面上。第二对准标记图案270可以不暴露到外部。此外，任何含金属的元件可以不提供在第二对准标记图案270的顶表面上。
关于第一对准标记图案170和第二对准标记图案270的位置的信息可以通过使用光检查第一对准标记图案170和第二对准标记图案270来获得。例如，能够穿过第二电介质层221的光可以照射到第二对准标记图案270上。第一对准标记图案170和第二对准标记图案270可以配置为反射光。关于第一对准标记图案170和第二对准标记图案270的位置的信息可以通过检测所反射的光来获得。第一半导体芯片100和第二半导体芯片200中的每个的位置可以由该位置信息计算。
提供在第二对准标记图案270的顶表面上的第二电介质层221的数量可以进行各种改变。例如，多个第二电介质层221可以提供在第二对准标记图案270的顶表面上。
返回参照图5B和图5E，绝缘密封层400可以进一步形成在半导体晶片100W和第二半导体芯片200上。绝缘密封层400可以通过沉积工艺形成。沉积工艺可以是化学气相沉积(CVD)工艺，但是发明构思不限于此。
绝缘密封层400可以覆盖第一半导体芯片100的顶表面、第二半导体芯片200的侧表面和第二半导体芯片200的顶表面。例如，绝缘密封层400可以形成为覆盖第一互连层120的边缘区域、第一对准标记图案170、第一导电芯片焊盘151、第二互连层220的边缘区域、第二对准标记图案270、第二半导体基板210以及贯穿通路260的端部。绝缘密封层400的顶表面可以位于比贯穿通路260的顶表面高的水平处。
参照图5F，可以对绝缘密封层400执行研磨工艺以去除绝缘密封层400的上部。例如，研磨工艺可以是化学机械抛光工艺。作为研磨工艺的结果，贯穿通路260可以暴露到外部。
可以进一步执行对贯穿通路260的研磨工艺以去除贯穿通路260的上部。在一些实施方式中，对贯穿通路260的研磨工艺可以是与对绝缘密封层400的研磨工艺不同的工艺。在一些实施方式中，对贯穿通路260的研磨工艺和对绝缘密封层400的研磨工艺可以通过单个工艺被同时执行。在研磨工艺之后，贯穿通路260的被暴露的顶表面可以提供在与绝缘密封层400的顶表面基本上相同的水平处。贯穿通路260的顶表面可以提供在比第二半导体基板210的顶表面高的水平处。在一些实施方式中，与附图中所示的不同，贯穿通路260的顶表面可以提供在与第二半导体基板210的顶表面基本上相同的水平处。在这种情况下，绝缘密封层400可以不覆盖第二半导体芯片200的顶表面。
参照图5G，导电结构550可以形成在绝缘密封层400中并可以联接到第一导电芯片焊盘151。导电结构550的形成可以包括形成穿透绝缘密封层400的孔以及用金属材料填充所述孔。尽管没有示出，但是籽晶图案可以进一步形成在导电结构550的底表面下面。导电结构550可以通过使用籽晶图案作为电镀电极的电镀工艺来形成。
可以在绝缘密封层400的顶表面和贯穿通路260的顶表面上形成再分布基板300。再分布基板300的形成可以通过晶片级工艺来执行。再分布基板300的形成可以包括形成有机绝缘层301、形成第一导电图案320、形成第二导电图案330、形成第四导电图案350以及形成第三导电图案340。
焊球500可以形成在再分布基板300上。焊球500的形成可以包括将焊球500附着到第一导电图案320。
参照图5H，可以对再分布基板300、绝缘密封层400和半导体晶片100W执行锯切工艺以形成凹槽990。例如，锯切工艺可以使用刀片或激光来执行。凹槽990可以形成为穿透再分布基板300、绝缘密封层400和半导体晶片100W并暴露临时基板900。第一半导体芯片100可以通过凹槽990而彼此分离。
在一些实施方式中，可以执行锯切工艺以将半导体晶片100W分成多个半导体封装10。每个半导体封装10可以包括第一半导体芯片100、第二半导体芯片200、导电结构550、绝缘密封层400的相应部分、再分布基板300的相应部分以及焊球500。可以去除临时基板900以暴露第一半导体芯片100的底表面。此后，半导体封装10可以被倒置。因此，可以完成半导体封装10的制造。每个半导体封装10可以与之前参照图1A至1D的实施方式描述的半导体封装10基本上相同。
在一些实施方式中，在图3A和图3B的实施方式中描述的半导体封装10A可以通过在图5A、图5B、图5E、图5F、图5G和图5H的实施方式中描述的方法制造。然而，第二对准标记图案270可以提供在第二电介质层221之间。这样，蚀刻第一半导体基板110的工艺和识别第一对准标记图案170和第二对准标记图案270的工艺可以以与参照图5C描述的方法相同的方法来执行。
根据发明构思的一些实施方式，第一对准标记图案可以提供在第一半导体芯片的边缘区域的底表面上。第一对准标记图案可以被第二半导体芯片暴露。第二半导体芯片可以包括第二互连层、第二半导体基板和第二对准标记图案。第二对准标记图案可以提供在第二互连层的边缘区域上。第二对准标记图案可以被第二半导体基板暴露。
可以检查第一对准标记图案和第二对准标记图案以检查第一半导体芯片和第二半导体芯片是否彼此精确对准。可以提高在检查第一半导体芯片和第二半导体芯片之间的对准的工艺中的精确性。
尽管已经具体示出和描述了发明构思的示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的改变。
本申请要求于2021年10月14日在韩国知识产权局提交的韩国专利申请第10-2021-0136960号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体封装，包括：
再分布基板；
在所述再分布基板上的第一半导体芯片；以及
第二半导体芯片，在所述再分布基板和所述第一半导体芯片之间，所述第二半导体芯片在第一水平方向上具有第二宽度，所述第二宽度小于所述第一半导体芯片在所述第一水平方向上的第一宽度，
其中所述第一半导体芯片包括在其底表面上的第一对准标记图案，
其中所述第二半导体芯片与所述第一对准标记图案间隔开，以及
其中所述第二半导体芯片包括：
在所述第一半导体芯片的所述底表面上的第二互连层；
第二半导体基板，在所述第二互连层的底表面上并暴露所述第二互连层的边缘区域的底表面；以及
在所述第二互连层的所述边缘区域上的第二对准标记图案。
2.根据权利要求1所述的半导体封装，其中所述第一半导体芯片还包括：
第一互连层，当在平面图中观看时具有中心区域和边缘区域；以及
在所述第一互连层的所述中心区域的底表面上的第一接合芯片焊盘，
其中所述第二互连层暴露所述第一互连层的所述边缘区域的底表面，以及
其中所述第一对准标记图案在所述第一互连层的所述边缘区域上。
3.根据权利要求2所述的半导体封装，其中所述第二半导体芯片还包括在所述第二互连层的顶表面上的第二芯片焊盘，以及
其中所述第二芯片焊盘直接接合到所述第一接合芯片焊盘。
4.根据权利要求1所述的半导体封装，还包括绝缘密封层，所述绝缘密封层在所述再分布基板的顶表面和所述第一半导体芯片的所述底表面之间并覆盖所述第二半导体芯片的侧表面。
5.根据权利要求4所述的半导体封装，其中所述绝缘密封层与所述第一对准标记图案和所述第二对准标记图案垂直地重叠。
6.根据权利要求1所述的半导体封装，其中所述第一半导体芯片还包括在所述第二互连层的所述边缘区域的所述底表面上的导电芯片焊盘，以及其中所述导电芯片焊盘与所述第一对准标记图案间隔开。
7.根据权利要求6所述的半导体封装，还包括导电结构，所述导电结构在所述再分布基板和所述导电芯片焊盘之间并电连接到所述导电芯片焊盘，
其中所述导电结构在水平方向上与所述第二半导体芯片间隔开。
8.根据权利要求1所述的半导体封装，其中所述第二半导体芯片还包括在所述第二半导体基板中的贯穿通路，以及
其中所述贯穿通路电连接到所述第二互连层和所述再分布基板。
9.一种半导体封装，包括：
第一半导体芯片，包括第一半导体基板、在所述第一半导体基板的底表面上的第一互连层、以及在所述第一互连层的边缘区域的底表面上的第一对准标记图案；以及
第二半导体芯片，在所述第一互连层的底表面上并暴露所述第一对准标记图案，
其中所述第二半导体芯片包括：
面对所述第一互连层的第二互连层；
第二半导体基板，在所述第二互连层的底表面上并暴露所述第二互连层的边缘区域的底表面；以及
在所述第二互连层的所述边缘区域上的第二对准标记图案。
10.根据权利要求9所述的半导体封装，还包括绝缘密封层，所述绝缘密封层在所述第一半导体芯片的底表面上，以覆盖所述第二半导体芯片的侧表面，
其中所述绝缘密封层与所述第一对准标记图案和所述第二对准标记图案垂直地重叠。
11.根据权利要求9所述的半导体封装，其中所述第二互连层直接接合到所述第一互连层。
12.根据权利要求9所述的半导体封装，其中所述第一半导体芯片还包括第一集成电路，
其中所述第二半导体芯片还包括第二集成电路，
其中所述第一对准标记图案与所述第一集成电路电隔离，以及
其中所述第二对准标记图案与所述第二集成电路电隔离。
13.根据权利要求9所述的半导体封装，还包括：
在所述第二半导体芯片的底表面上的再分布基板；以及
在所述再分布基板的底表面上的焊球。
14.根据权利要求9所述的半导体封装，其中所述第二半导体芯片在第一水平方向上的第二宽度小于所述第一半导体芯片在所述第一水平方向上的第一宽度，以及
所述第二半导体芯片还包括贯穿通路，所述贯穿通路穿透所述第二半导体基板并电连接到所述第二互连层。
15.根据权利要求9所述的半导体封装，其中所述第二互连层的所述边缘区域的宽度在10μm至30μm之间且包括10μm和30μm的范围内。
16.根据权利要求9所述的半导体封装，其中所述第二对准标记图案的宽度在5μm至15μm之间且包括5μm和15μm的范围内。
17.一种半导体封装，包括：
再分布基板；
在所述再分布基板的底表面上的焊球；
在所述再分布基板的顶表面上的第一半导体芯片；
在所述再分布基板和所述第一半导体芯片之间的第二半导体芯片；以及
绝缘密封层，在所述再分布基板的所述顶表面和所述第一半导体芯片的底表面之间并覆盖所述第二半导体芯片的侧表面，
其中所述第一半导体芯片包括：
第一半导体基板；
在所述第一半导体基板的底表面上的第一互连层；
第一接合芯片焊盘，提供在所述第一互连层的中心区域的底表面上；以及
第一金属虚设图案，提供在所述第一互连层的边缘区域的底表面上并与所述第一接合芯片焊盘电隔离，
其中当在平面图中观看时，所述第二半导体芯片与所述第一互连层的所述边缘区域间隔开，以及
其中所述第二半导体芯片包括：
在所述第一互连层的所述中心区域的所述底表面上的第二互连层；
第二半导体基板，在所述第二互连层的底表面上并暴露所述第二互连层的边缘区域的底表面；
在所述第二半导体基板中的贯穿通路；
在所述第二互连层的顶表面上的第二芯片焊盘；以及
第二金属虚设图案，在所述第二互连层的所述边缘区域上并与所述第二芯片焊盘电隔离。
18.根据权利要求17所述的半导体封装，其中所述绝缘密封层覆盖所述第一金属虚设图案和所述第二金属虚设图案。
19.根据权利要求17所述的半导体封装，其中所述第一金属虚设图案包括第一对准标记图案，以及
其中所述第二金属虚设图案包括第二对准标记图案。
20.根据权利要求17所述的半导体封装，还包括在所述绝缘密封层中的导电结构，
其中所述第一半导体芯片还包括导电芯片焊盘，所述导电芯片焊盘提供在所述第一互连层的所述边缘区域的所述底表面上并且联接到所述导电结构，以及
其中所述第一金属虚设图案与所述导电芯片焊盘间隔开。
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