KR20230053445A - 반도체 패키지 - Google Patents

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KR20230053445A
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KR
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wiring layer
semiconductor chip
semiconductor
alignment key
key pattern
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김주현
김효은
서선경
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판 상의 제1 반도체칩; 및 상기 재배선 기판 및 상기 제1 반도체칩 사이에 제공되고, 상기 제1 반도체칩보다 작은 너비를 갖는 제2 반도체칩을 포함할 수 있다. 상기 제1 반도체칩은 그 하면 상의 제1 정렬키 패턴을 포함할 수 있다. 상기 제2 반도체칩은 상기 제1 정렬키 패턴과 이격될 수 있다. 상기 제2 반도체칩은: 상기 제1 반도체칩의 하면 상의 제2 배선층; 상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 및 상기 제2 배선층의 상기 엣지 영역 상에 제공된 제2 정렬키 패턴을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 정렬키 패턴을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 패키지의 검사 공정의 정확도를 향상시키는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판 상의 제1 반도체칩; 및 상기 재배선 기판 및 상기 제1 반도체칩 사이에 제공되고, 상기 제1 반도체칩보다 작은 너비를 갖는 제2 반도체칩을 포함할 수 있다. 상기 제1 반도체칩은 그 하면 상의 제1 정렬키 패턴을 포함할 수 있다. 상기 제2 반도체칩은 상기 제1 정렬키 패턴과 이격될 수 있다. 상기 제2 반도체칩은: 상기 제1 반도체칩의 하면 상의 제2 배선층; 상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 및 상기 제2 배선층의 상기 엣지 영역 상에 제공된 제2 정렬키 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 반도체 기판, 상기 제1 반도체 기판의 하면 상의 제1 배선층, 및 상기 제1 배선층의 엣지 영역의 하면 상의 제1 정렬키 패턴을 포함하는 제1 반도체칩; 및 상기 제1 배선층의 하면 상에 배치되고, 상기 제1 정렬키 패턴을 노출시키는 제2 반도체칩을 포함할 수 있다. 상기 제2 반도체칩은: 상기 제1 배선층과 마주보는 제2 배선층; 상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 및 상기 제2 배선층의 상기 엣지 영역 상에 제공된 제2 정렬키 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 재배선 기판; 상기 재배선 기판의 하면 상의 솔더볼들; 상기 재배선 기판의 상면 상의 제1 반도체칩; 상기 재배선 기판 및 상기 제1 반도체칩 사이의 제2 반도체칩; 및 상기 재배선 기판의 상기 상면 및 상기 제1 반도체칩의 하면 사이에 제공되고, 상기 제2 반도체칩의 측벽들을 덮는 밀봉 절연막을 포함할 수 있다. 상기 제1 반도체칩은: 제1 반도체 기판; 상기 제1 반도체 기판의 하면 상의 제1 배선층; 상기 제1 배선층의 센터 영역의 하면 상에 제공된 제1 본딩 칩 패드; 및 상기 제1 배선층의 엣지 영역의 하면 상에 제공되고, 상기 제1 본딩 칩 패드와 전기적으로 분리된 제1 금속 더미 패턴을 포함할 수 있다. 평면적 관점에서, 상기 제2 반도체칩은 상기 제1 배선층의 상기 엣지 영역과 이격될 수 있다. 상기 제2 반도체칩은: 상기 제1 배선층의 상기 센터 영역의 상기 하면 상의 제2 배선층; 상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 상기 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 상기 제2 반도체 기판 내의 관통 비아; 상기 제2 배선층의 상면 상에 제공된 제2 칩 패드; 및 상기 제2 배선층의 상기 엣지 영역 상에 제공되고, 상기 제2 칩 패드와 전기적으로 분리된 제2 금속 더미 패턴을 포함할 수 있다.
본 발명에 따르면, 제1 정렬키 패턴은 제1 반도체칩의 엣지 영역의 하면 상에 제공될 수 있다. 제1 정렬키 패턴은 제2 반도체칩에 의해 노출될 수 있다. 제2 반도체칩은 제2 배선층, 제2 반도체칩, 및 제2 정렬키 패턴을 포함할 수 있다. 제2 정렬키 패턴은 제2 배선층의 엣지 영역 상에 제공될 수 있다. 제2 정렬키 패턴은 제2 반도체 기판에 의해 노출될 수 있다.
제1 및 제2 정렬키 패턴들을 인식하여, 제1 및 제2 반도체칩들의 배치가 검사될 수 있다. 제1 및 제2 반도체칩들의 배치 검사의 정확도가 향상될 수 있다.
1a는 실시예들에 따른 제1 반도체칩의 제1 정렬키 패턴 및 제2 반도체칩의 제2 정렬키 패턴을 설명하기 위한 도면이다.
도 1b는 반도체 패키지를 설명하기 위한 단면도이다.
도 1c는 도 1b의 Ⅱ 영역을 확대한 도면이다.
도 1d는 도 1b의 Ⅲ 영역을 확대한 도면이다.
도 2는 실시예들에 따른 제1 절연키 패턴 및 제2 절연키 패턴을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3b는 도 3a의 Ⅲ 영역을 확대한 도면이다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5a, 도 5b, 도 5e, 도 5f, 도 5g, 및 도 5h는 실시예들에 따른 반도체 패키지의 제조를 설명하기 위한 도면들이다.
도 5c는 도 5b의 Ⅳ영역을 확대 도시한 도면이다.
도 5d는 실시예들에 따른 제1 정렬키 패턴 및 제2 정렬키 패턴을 인식하는 과정을 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 제1 반도체칩의 제1 정렬키 패턴 및 제2 반도체칩의 제2 정렬키 패턴을 설명하기 위한 도면이다. 도 1b는 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 1c는 도 1b의 Ⅱ 영역을 확대한 도면이다. 도 1d는 도 1b의 Ⅲ 영역을 확대한 도면이다.
도 1a 내지 도 1d를 참조하면, 반도체 패키지(10)는 재배선 기판(300), 솔더볼들(500), 제1 반도체칩(100), 제2 반도체칩(200), 도전 구조체들(550), 및 밀봉 절연막(400)을 포함할 수 있다.
도 1b와 같이 재배선 기판(300)은 서로 대향하는 상면 및 하면을 가질 수 있다. 재배선 기판(300)은 유기 절연층(301), 제1 도전 패턴들(320), 제2 도전 패턴들(330), 제3 도전 패턴들(340), 및 제4 도전 패턴들(350)을 포함할 수 있다. 유기 절연층(301)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 유기 절연층(301)은 복수로 제공될 수 있다. 유기 절연층들(301)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 유기 절연층들(301)은 서로 동일한 물질을 포함할 수 있다. 인접한 유기 절연층들(301) 사이의 계면은 구분되지 않을 수 있다.
제1 도전 패턴들(320)은 최하부 유기 절연층(301)의 바닥면 상에 제공될 수 있다. 제1 도전 패턴들(320)은 최하부 유기 절연층(301) 내로 더 연장될 수 있다. 제1 도전 패턴들(320)은 솔더 패드들로 기능할 수 있다. 제2 도전 패턴들(330)은 제1 도전 패턴들(320) 상에 각각 제공되며, 제1 도전 패턴들(320)과 각각 전기적으로 연결될 수 있다. 제2 도전 패턴들(330)은 재배선 패턴들일 수 있다. 제2 도전 패턴들(330)은 유기 절연층들(301) 사이에 또는 유기 절연층들(301) 내에 제공될 수 있다. 제3 도전 패턴들(340)은 제2 도전 패턴들(330) 상에 각각 제공되고, 제2 도전 패턴들(330)과 전기적으로 연결될 수 있다. 제3 도전 패턴들(340)은 최하부 유기 절연층(301) 내에 제공될 수 있다.
제4 도전 패턴들(350)은 재배선 기판(300)의 엣지 영역 내에 제공될 수 있다. 제4 도전 패턴들(350)은 유기 절연층들(301)을 관통할 수 있다. 제4 도전 패턴들(350)은 제1 및 제2 도전 패턴들(320, 330)과 옆으로 이격 배치되고, 전기적으로 절연될 수 있다. 제4 도전 패턴들(350)은 제3 도전 패턴들(340) 상에 각각 제공될 수 있다. 도시된 바와 달리, 제4 도전 패턴들(350) 각각은 적층된 복수의 도전 비아들을 포함할 수 있다. 상기 도전 비아들은 유기 절연층들(301)을 각각 관통할 수 있다. 제1 내지 제4 도전 패턴들(320, 330, 340, 350)의 형상은 다양하게 변형될 수 있다. 제1 도전 패턴들(320), 제2 도전 패턴들(330), 제3 도전 패턴들(340), 및 제4 도전 패턴들(350)은 구리와 같은 금속 물질을 포함할 수 있다. 재배선 기판(300)과 전기적으로 연결되는 것은 제1 내지 제4 도전 패턴들(320, 330, 340, 350) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
도시되지 않았으나, 제1 씨드 패턴들이 제1 도전 패턴들(320)의 상면들 상에 더 제공될 수 있다. 제2 씨드 패턴들(미도시)이 제1 도전 패턴들(320) 및 제2 도전 패턴들(330) 사이에 더 제공될 수 있다. 제3 씨드 패턴들(미도시)이 제2 도전 패턴들(330) 및 제3 도전 패턴들(340) 사이에 더 제공될 수 있다. 제1 내지 제3 씨드 패턴들은 제1 내지 제4 도전 패턴들(320, 330, 340, 350)과 다른 금속을 포함할 수 있다. 예를 들어, 제1 내지 제3 씨드 패턴들은 티타늄, 구리, 및/또는 이들의 합금을 포함할 수 있다.
솔더볼들(500)이 재배선 기판(300)의 하면 상에 제공될 수 있다. 솔더볼들(500)은 제3 도전 패턴들(340)의 하면들 상에 제공되고, 제3 도전 패턴들(340)과 전기적으로 연결될 수 있다. 제3 도전 패드들은 솔더볼들(500)의 패드들로 기능할 수 있다. 솔더볼들(500)은 주석, 납, 은, 및 이들의 합금과 같은 솔더 물질을 포함할 수 있다.
제1 반도체칩(100)이 재배선 기판(300)의 상면 상에 제공될 수 있다. 제1 반도체칩(100)은 로직칩일 수 있다. 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 집적 회로(115), 제1 배선층(120), 제1 본딩 칩 패드들(152), 및 제1 정렬키 패턴(170)을 포함할 수 있다. 제1 반도체 기판(110)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제1 반도체 기판(110)은 결정질 구조를 가질 수 있다.
제1 방향(D1)은 제1 반도체칩(100)의 상면에 평행할 수 있다. 제1 반도체칩(100)의 상면은 제1 반도체 기판(100)의 상면일 수 있다. 제2 방향(D2)은 제1 반도체칩(100)의 상면에 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 반도체칩(100)의 상면에 평행하고, 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제3 방향(D3)은 대각선 방향일 수 있다. 제4 방향(D4)은 제1 반도체칩(100)의 상면과 실질적으로 수직할 수 있다. 제4 방향(D4)는 수직 방향일 수 있다. 어떤 두 구성 요소들이 서로 옆으로 이격된 것은 서로 수평적으로 이격된 것일 수 있다. 수평적은 제1 반도체칩(100)의 상면에 평행한 것을 의미할 수 있다. 예를 들어, 수평적은 제2 방향(D2), 제3 방향(D3), 또는 제4 방향(D4)에 평행한 것을 포함할 수 있다.
제1 배선층(120)이 제1 반도체 기판(110)의 하면 상에 제공될 수 있다. 제1 배선층(120)의 측벽들은 제1 반도체 기판(110)의 측벽들과 수직적으로 정렬될 수 있다. “수직적”은 제4 방향(D4)과 나란한 것을 의미할 수 있다. 제1 배선층(120)의 너비는 제1 반도체 기판(100)의 너비와 동일할 수 있다. 제1 배선층(120)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 제1 배선층(120)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러싸을 수 있다. 제1 배선층(120)의 엣지 영역은 제1 배선층(120)의 측면들 및 제1 배선층(120)의 센터 영역 사이에 제공될 수 있다. 제1 배선층(120)은 제1 유전층(121) 및 제1 배선 구조체들(123)을 포함할 수 있다. 제1 배선층(120)과 전기적으로 연결되는 것은 제1 배선 구조체들(123) 중 어느 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제1 반도체칩(100)은 제1 도전 칩 패드들(151)을 더 포함할 수 있다. 제1 본딩 칩 패드들(152) 및 제1 도전 칩 패드들(151)은 제1 배선층(120)의 하면 상에 제공될 수 있다. 제1 본딩 칩 패드들(152) 및 제1 도전 칩 패드들(151)은 제1 배선 구조체들(123)과 전기적으로 연결될 수 있다. 제1 본딩 칩 패드들(152)은 제1 배선층(120)의 센터 영역의 하면 상에 제공될 수 있다. 제1 본딩 칩 패드들(152)은 예를 들어, 구리와 같은 금속을 포함할 수 있다. 제1 도전 칩 패드들(151)은 제1 배선층(120)의 엣지 영역의 하면 상에 제공될 수 있다. 제1 도전 칩 패드들(151)은 제1 본딩 칩 패드들(152)과 옆으로 이격되고, 전기적으로 분리될 수 있다. 제1 도전 칩 패드들(151)은 알루미늄, 니켈, 및/또는 구리와 같은 금속을 포함할 수 있다.
제1 정렬키 패턴(170)이 제1 배선층(120)의 엣지 영역의 하면 상에 제공될 수 있다. 제1 정렬키 패턴(170)의 하면은 제1 배선층(120)에 의해 노출될 수 있으나, 이에 제약되지 않는다. 제1 정렬키 패턴(170)은 제1 본딩 칩 패드들(152) 및 제1 도전 칩 패드들(151)과 옆으로 이격 배치되고, 제1 본딩 칩 패드들(152) 및 제1 도전 칩 패드들(151)과 전기적으로 절연될 수 있다. 제1 정렬키 패턴(170)은 구리와 같은 금속 물질을 포함할 수 있다. 즉, 제1 정렬키 패턴(170)은 금속 더미 패턴일 수 있다. 제1 정렬키 패턴(170)은 제1 본딩 칩 패드들(152) 또는 제1 도전 칩 패드들(151)과 동일한 금속을 포함할 수 있으나, 이에 제약되지 않는다.
이하, 도 1c를 참조하여, 제1 집적 회로(115), 제1 배선층(120), 및 제1 정렬키 패턴(170)에 대하여 보다 상세하게 설명한다.
도 1c와 같이, 제1 집적 회로(115)가 제1 반도체 기판(110)의 하면 상에 배치될 수 있다. 제1 집적 회로(115)는 트랜지스터를 포함할 수 있다. 도시된 바와 달리, 제1 집적 회로(115)는 복수개로 제공될 수 있다. 어떤 구성 요소가 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 칩 패드들을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
제1 배선층(120)은 복수의 제1 유전층들(121) 및 제1 배선 구조체들(123)을 포함할 수 있다. 제1 유전층들(121)은 제1 반도체 기판(110)의 하면 상에 적층될 수 있다. 제1 유전층들(121)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물과 같은 실리콘계 절연층들을 포함할 수 있다. 제1 배선 구조체들(123)은 제1 집적 회로들(115)과 전기적으로 연결될 수 있다. 제1 배선 구조체들(123) 각각은 제1 배선들 및 제1 비아들을 포함할 수 있다. 제1 배선들은 제1 유전층들(121) 사이에 개재될 수 있다. 제1 비아들은 제1 유전층들(121)을 관통할 수 있다. 제1 배선층(120)은 프론트 앤드(front-end of line, FEOL) 층 및 백 앤드(back-end of line, BEOL) 층을 포함할 수 있다. 제1 배선층(120)의 프론트 앤드 층은 제1 반도체 기판(110) 및 제1 배선층(120)의 백 앤드 층 사이에 제공될 수 있다.
제1 정렬키 패턴(170)은 최하부 제1 유전층(121)의 하면 상에 제공될 수 있다. 제1 정렬키 패턴(170)은 더미 패턴일 수 있다. 제1 정렬키 패턴(170)은 다른 도전성 구성 요소들과 전기적으로 연결되지 않을 수 있다. 예를 들어, 제1 정렬키 패턴은 제1 배선 구조체들(123)과 이격될 수 있다. 제1 정렬키 패턴(170)은 제1 배선 구조체들(123) 및 제1 집적 회로(115)와 전기적으로 분리될 수 있다.
다시 도 1b를 참조하면, 도전 구조체들(550)이 재배선 기판(300) 및 제1 반도체칩(100) 사이에 배치될 수 있다. 도전 구조체들(550)은 제2 반도체칩(200)과 옆으로 이격 배치될 수 있다. 예를 들어, 도전 구조체들(550)은 서로 옆으로 이격될 수 있다. 도전 구조체들(550)은 제4 도전 패턴들(350) 상에 제공되어, 제4 도전 패턴들(350)과 접속할 수 있다. 도전 구조체들(550)은 제1 배선층(120)의 엣지 영역의 하면 상에 제공되며, 제1 도전 칩 패드들(151)과 각각 접속할 수 있다. 이에 따라, 제1 반도체칩(100)은 도전 구조체들(550)을 통해 재배선 기판(300)과 접속할 수 있다.
도전 구조체들(550) 각각은 도전 기둥을 포함할 수 있다. 도시된 바와 달리, 도전 구조체들(550) 각각은 적층된 복수의 도전 기둥들을 포함할 수 있다. 도전 구조체들(550)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 반도체칩(200)이 재배선 기판(300)의 상면 및 제1 반도체칩(100)의 하면 사이에 제공될 수 있다. 제2 반도체칩(200)은 로직칩일 수 있다. 제2 반도체칩(200)의 너비는 재배선 기판(300)의 너비 및 제1 반도체칩(100)의 너비보다 더 작을 수 있다. 별도의 한정이 없는 한, 제2 반도체칩(200)의 너비 및 길이는 제2 배선층(220)의 너비 및 길이를 의미할 수 있다. 제2 반도체칩(200)의 길이는 재배선 기판(300)의 길이 및 제1 반도체칩(100)의 길이보다 더 작을 수 있다. 이에 따라, 제2 반도체칩(200)은 제1 배선층(120)의 엣지 영역의 하면을 노출시킬 수 있다. 제2 반도체칩(200)은 제1 배선층(120)의 엣지 영역과 평면적 관점에서 이격될 수 있다. 이에 따라, 제2 반도체칩(200)은 제1 정렬키 패턴(170) 및 제1 도전 칩 패드들(151)과 이격될 수 있다. 제2 반도체칩(200)은 제 제1 정렬키 패턴(170) 및 제1 도전 칩 패드들(151)을 노출시킬 수 있다.
제2 반도체칩(200)은 제2 반도체 기판(210), 관통 비아들(260), 제2 배선층(220), 제2 집적 회로(215), 제2 칩 패드들(250), 및 제2 정렬키 패턴(270)을 포함할 수 있다. 제2 배선층(220)은 제1 배선층(120)의 센터 영역의 하면 상에 제공될 수 있다. 제2 배선층(220)은 제1 배선층(120)과 마주볼 수 있다. 제2 배선층(220)은 제1 배선층(120)의 엣지 영역의 하면을 노출시킬 수 있다.
제2 배선층(220)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 제2 배선층(220)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러싸을 수 있다. 제2 배선층(220)의 엣지 영역은 제2 배선층(220)의 측면들 및 제2 배선층(220)의 센터 영역 사이에 제공될 수 있다. 제2 배선층(220)은 제2 유전층(221) 및 제2 배선 구조체들(223)을 포함할 수 있다.
제2 반도체 기판(210)은 제2 배선층(220)의 센터 영역의 하면 상에 제공될 수 있다. 제2 반도체 기판(210)은 제2 배선층(220)의 엣지 영역의 하면과 이격되며, 제2 배선층(220)의 엣지 영역의 하면을 노출시킬 수 있다. 제3 방향(D3)에서 제2 배선층(220)의 노출된 엣지 영역의 너비는 10μm 내지 30 μm일 수 있다. 제2 반도체 기판(210)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함하는 결정질 기판일 수 있다.
관통 비아들(260)이 제2 반도체 기판(210) 내에 제공될 수 있다. 관통 비아들(260)은 제2 반도체 기판(210)의 상면 및 하면을 관통할 수 있다. 관통 비아들(260)의 하면들은 제2 반도체 기판(210)의 하면과 동일하거나 더 낮은 레벨에 제공될 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있고, 레벨은 제4 방향(D4)에서 측정될 수 있다. 어떤 구성요소들의 너비들, 높이들, 및 레벨들이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 관통 비아들(260)의 하면들은 제1 도전 패턴들(320)과 접속할 수 있다. 이에 따라, 관통 비아들(260)은 재배선 기판(300)을 통해 솔더볼들(500)과 전기적으로 연결될 수 있다. 관통 비아들(260)은 제2 배선층(220)의 하부 내로 더 연장될 수 있으나, 이에 제약되지 않는다. 관통 비아들(260)은 제2 배선 구조체들(223)과 전기적으로 연결될 수 있다. 관통 비아들(260)은 예를 들어, 구리 또는 텅스텐과 같은 금속을 포함할 수 있다.
이하, 도 1b 및 도 1d를 함께 참조하여, 제2 배선층(220), 제2 칩 패드들(250), 제2 집적 회로(215), 및 제2 정렬키 패턴(270)에 대해 설명한다.
제2 집적 회로(215)는 제2 반도체 기판(210)의 상면 상에 제공될 수 있다. 제2 집적 회로(215)는 트랜지스터들을 포함할 수 있다. 도시된 바와 달리, 제2 집적 회로(215)는 복수개로 제공될 수 있다. 제2 배선층(220)은 제2 반도체 기판(210)의 상면 상에 제공될 수 있다. 제2 배선층(220)은 적층된 복수의 제2 유전층들(221)을 포함할 수 있다. 제2 유전층들(221)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화 질화물과 같은 실리콘계 절연층들을 포함할 수 있다. 제2 배선 구조체들(223)은 제2 집적 회로들(215)과 전기적으로 연결될 수 있다. 이에 따라, 관통 비아들(260)이 제2 배선 구조체들(223)을 통해 제2 집적 회로들(215)과 전기적으로 연결될 수 있다. 제2 배선 구조체는 제2 배선들 및 제2 비아들을 포함할 수 있다. 제2 배선들은 제2 유전층들(221) 사이에 개재될 수 있다. 제2 비아들은 제2 유전층들(221)을 관통할 수 있다.
제2 배선층(220)은 프론트 앤드(front-end of line, FEOL) 층 및 백 앤드(back-end of line, BEOL) 층을 포함할 수 있다. 제2 배선층(220)의 프론트 앤드층은 제2 배선층(220)의 백 앤드 층 및 제2 반도체 기판(210) 사이에 제공될 수 있다.
제2 칩 패드들(250)이 제2 배선층(220)의 상면 상에 배치될 수 있다. 예를 들어, 제2 칩 패드들(250)은 최상부 제2 유전층(221) 내에 제공될 수 있다. 제2 칩 패드들(250)의 상면들은 최상부 제2 유전층(221)에 의해 노출될 수 있다. 제2 칩 패드들(250)은 구리와 같은 금속을 포함할 수 있다. 제2 칩 패드들(250)은 제1 본딩 칩 패드들(152)과 직접 본딩에 의해 연결될 수 있다. 예를 들어, 제2 칩 패드들(250)은 제1 본딩 칩 패드들(152)과 직접 접촉할 수 있다. 제2 칩 패드들(250) 및 제1 본딩 칩 패드들(152) 사이의 계면은 구분되지 않을 수 있다. 최상부 제2 유전층(221) 및 최하부 제1 유전층(121)은 서로 직접 접촉할 수 있다. 최상부 제2 유전층(221) 및 최하부 제1 유전층(121) 사이에 화학 결합들이 제공될 수 있다. 화학 결합들은 공유 결합들을 포함할 수 있다. 최상부 제2 유전층(221) 및 최하부 제1 유전층(121) 사이의 계면은 구분되지 않을 수 있다. 제2 배선층(220) 및 제1 배선층(120)이 직접 본딩되는 것은 최상부 제2 유전층(221) 및 최하부 제1 유전층(121)이 직접 본딩되는 것을 포함할 수 있다. 이에 따라, 제2 반도체칩(200)이 제1 반도체칩(100)과 직접 본딩에 의해 연결될 수 있다. 어떤 두 칩들이 직접 본딩에 의해 연결된다는 것은 상기 두 칩들의 서로 마주보는 위치의 칩 패드들이 서로 직접 본딩되는 것 및 상기 두 칩들의 서로 마주보는 위치의 절연성 구성 요소들이 직접 본딩되는 것을 포함할 수 있다. 절연성 구성 요소들이 직접 본딩되는 것은 상기 절연성 구성 요소들 사이에 화학 결합이 형성된 것을 포함할 수 있다. 상기 절연성 구성 요소들은 최상부 제2 유전층(221) 및 최하부 제1 유전층(121)을 포함할 수 있다.
제1 본딩 칩 패드들(152)이 제2 칩 패드들(250)과 직접 본딩되므로, 제1 반도체칩(100)이 제2 배선 구조체들(223)을 통해 제2 집적 회로들(215) 및 관통 비아들(260)과 전기적으로 연결될 수 있다.
제2 정렬키 패턴(270)이 제2 배선층(220)의 엣지 영역의 하면 상에 제공될 수 있다. 제2 정렬키 패턴(270)은 제2 반도체 기판(210)에 의해 노출될 수 있다. 예를 들어, 제2 정렬키 패턴(270)은 최하부 제1 유전층(121) 내에 제공될 수 있다. 최하부 제1 유전층(121)은 제2 정렬키 패턴(270)의 하면을 노출시킬 수 있다. 제2 정렬키 패턴(270)은 더미 금속 패턴일 수 있다. 예를 들어, 제2 정렬키 패턴(270)은 제2 배선 구조체들(223)과 이격될 수 있다. 제2 정렬키 패턴(270)은 제2 배선 구조체들(223), 관통 비아들(260), 제2 칩 패드들(250), 및 제2 집적 회로들(215)과 전기적으로 절연될 수 있다. 제2 정렬키 패턴(270)은 구리, 알루미늄, 또는 니켈과 같은 금속 물질을 포함할 수 있다.
도 1b와 같이, 밀봉 절연막(400)이 재배선 기판(300)의 상면 및 제1 반도체칩(100)의 하면 사이에 제공될 수 있다. 밀봉 절연막(400)의 외측벽은 재배선 기판(300)의 측벽 및 제1 반도체칩(100)의 측벽과 수직적으로 정렬될 수 있다. 밀봉 절연막(400)은 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)을 덮을 수 있다. 밀봉 절연막(400)은 도전 구조체들(550)의 측벽들, 제2 배선층(220)의 측벽, 제2 배선층(220)의 엣지 영역의 하면, 및 제2 반도체 기판(210)의 측벽을 덮을 수 있다. 밀봉 절연막(400)은 재배선 기판(300) 및 제2 반도체 기판(210)의 하면 사이로 연장되어, 관통 비아들(260)의 하부 측벽들을 더 덮을 수 있다. 밀봉 절연막(400)은 유기 절연층(301)과 다른 물질을 포함할 수 있다. 밀봉 절연막(400)은 실리콘 산화물과 같은 실리콘계 절연 물질을 포함할 수 있다.
이하, 도 1a를 참조하여, 제1 배선층(120)의 엣지 영역, 제1 절연키 패턴(170), 및 제2 절연키 패턴(270)의 배치 및 형상에 대해 설명한다.
제1 배선층(120)은 제1 반도체 기판(110) 상에 제공될 수 있다. 제1 배선층(120)의 크기는 제1 반도체 기판(100)의 크기와 실질적으로 동일할 수 있다.
제2 배선층(220)은 제1 배선층(120) 상에 배치될 수 있다. 제1 배선층(120)의 엣지 영역은 제2 배선층(220)에 의해 노출될 수 있다. 제1 정렬키 패턴(170)은 제2 배선층(220)의 노출된 엣지 영역 상에 제공될 수 있다. 제1 정렬키 패턴(170)은 복수개로 제공될 수 있다. 평면적 관점에서, 제1 정렬키 패턴들(170)은 “L”자 형상들 또는 “L”자의 회전 대칭인 형상들을 가질 수 있다. 제1 정렬키 패턴들(170) 각각은 제1 방향(D1)에서 제1 너비(W1)를 가질 수 있다. 제1 너비(W1)는 대략 5μm 이상일 수 있다. 제1 정렬키 패턴들(170) 각각은 제2 방향(D2)에서 제1 길이를 가질 수 있다. 제1 길이는 대략 5μm 이상일 수 있다. 제1 너비(W1) 및 제1 길이가 5 μm보다 작으면, 제1 정렬키 패턴들(170)을 인식하기 어려울 수 있다. 실시예들에 따르면, 제1 너비(W1) 및 제1 길이 각각은 5μm 이상이므로, 제1 정렬키 패턴들(170)의 인식 정확도가 향상될 수 있다.
제2 반도체 기판(210)이 제2 배선층(220) 상에 배치될 수 있다. 제2 반도체 기판(210)은 제2 배선층(220)의 엣지 영역을 노출시킬 수 있다. 제1 방향(D1)에서 제2 배선층(220)의 노출된 엣지 영역의 너비(W10)는 10μm 내지 30 μm일 수 있다. 제3 방향(D3)에서 제2 배선층(220)의 노출된 엣지 영역의 너비(W11)는 제1 방향(D1)에서 제2 배선층(220)의 엣지 영역의 너비(W10)와 동일하거나 더 작을 수 있다. 제3 방향(D3)에서 제2 배선층(220)의 엣지 영역의 너비(W11)는 10μm 내지 30 μm일 수 있다. 제1 방향(D1)에서 제2 배선층(220)의 엣지 영역의 너비(W10) 및 제3 방향(D3)에서 제2 배선층(220)의 엣지 영역의 너비(W11)가 30 μm 보다 크면, 제2 집적 회로들(도 1d에서 215)의 배치 공간이 제약될 수 있다. 제1 방향(D1)에서 제2 배선층(220)의 엣지 영역의 너비(W10) 및 제3 방향(D3)에서 제2 배선층(220)의 엣지 영역의 너비(W11)가 10 μm 보다 작으면, 제1 반도체칩(100) 또는 제2 반도체칩(200)의 휨(warpage)이 발생할 수 있다. 실시예들에 따르면, 제1 방향(D1)에서 제2 배선층(220)의 엣지 영역의 너비(W10) 및 제3 방향(D3)에서 제2 배선층(220)의 엣지 영역의 너비(W11)가 10μm 내지 30 μm 이므로, 제2 집적 회로들(215)의 배치가 보다 자유롭게 설계되고, 제1 및 제2 반도체칩들(100, 200)의 휨이 방지될 수 있다.
제2 절연키 패턴(270)이 제2 배선층(220)의 엣지 영역 상에 제공될 수 있다. 제2 절연키 패턴(270)은 제1 방향(D1)에서 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 5μm 내지 15 μm일 수 있다. 제2 너비(W2)는 제1 방향(D1)에서 제2 배선층(220)의 엣지 영역의 너비(W10)보다 작을 수 있다. 제2 절연키 패턴(270)은 제2 방향(D2)에서 제2 길이를 가질 수 있다. 제2 길이는 5μm 내지 15 μm일 수 있다. 제2 너비(W2) 및 제2 길이가 5μm 이상이므로, 제2 정렬키 패턴들(270)의 인식 정확도가 향상될 수 있다. 제2 너비(W2) 또는 제2 길이가 15μm 보다 작으면, 도 1d에서 설명한 제2 집적 회로들(225) 또는 관통 비아들(260)의 배치가 제약될 수 있다. 실시예들에 따르면, 제2 너비(W2) 및 제2 길이가 15μm 이상이므로, 도 1d에서 설명한 제2 집적 회로들(225)또는 관통 비아들(260)의 배치가 보다 자유롭게 설계될 수 있다.
제2 배선층(220)은 측면들이 만나는 모서리들(220Z)을 가질 수 있다. 제2 정렬키 패턴들(270)은 상기 모서리들(220Z)에 인접하여 배치될 수 있다. 평면적 관점에서, 제2 정렬키 패턴들(270)은 “L”자 형상들 또는 “L”자의 회전 대칭인 형상들을 가질 수 있다.
제1 정렬키 패턴들(170)은 평면적 관점에서 제2 배선층(220)의 모서리들(220Z)에 인접하되, 상기 제2 배선층(220)의 모서리들(220Z)의 외측에 배치될 수 있다. 이에 따라, 제2 정렬키 패턴(270)과 제1 정렬키 패턴(170)이 함께 인식될 수 있고, 제1 및 제2 정렬키 패턴들(170, 270)의 인식이 용이하게 수행될 수 있다.
도 2는 실시예들에 따른 제1 절연키 패턴 및 제2 절연키 패턴을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 제1 반도체칩(100)은 제1 반도체 기판(110), 제1 배선층(120), 및 제1 정렬키 패턴들(170)을 포함할 수 있다. 제1 정렬키 패턴들(170)은 제1 배선층(120)의 엣지 영역 상에 제공될 수 있다.
제2 반도체칩(200)은 제2 반도체 기판(210), 제2 배선층(220), 및 제2 정렬키 패턴들(270)을 포함할 수 있다. 제2 반도체 기판(210)은 제2 배선층(220)의 엣지 영역을 노출시킬 수 있다. 제2 정렬키 패턴들(270)은 제2 배선층(220)의 엣지 영역 상에 제공될 수 있다.
각각의 제1 정렬키 패턴들(170) 및 각각의 제2 정렬키 패턴들(270)은 평면적 관점에서 십자가 형상을 가질 수 있다. 제1 정렬키 패턴들(170) 및 제2 정렬키 패턴들(270)의 평면 형상은 다양하게 변형될 수 있다. 예를 들어, 제1 정렬키 패턴들(170) 또는 제2 정렬키 패턴들(270) 중 적어도 하나는 다각형 또는 원형의 형상을 가질 수 있다. 제2 정렬키 패턴(270)의 평면 형상은 제1 정렬키 패턴(170)의 평면 형상과 동일 또는 상이할 수 있다.
제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)은 제2 배선층(220)의 모서리들(220Z)과 인접하지 않을 수 있다. 이와 달리, 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)은 도 1a에서 설명한 바와 같이 제2 배선층(220)의 모서리들(220Z)에 인접하여 배치될 수 있다. 이하의 설명에 있어서, 간소화를 위해 단수의 제1 정렬키 패턴(170) 및 단수의 제2 정렬키 패턴(270)에 관하여 기술하나, 본 발명이 이에 제약되는 것은 아니다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 3b는 도 3a의 Ⅲ 영역을 확대한 도면이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(10A)는 재배선 기판(300), 솔더볼들(500), 제1 반도체칩(100), 제2 반도체칩(200), 도전 구조체들(550), 및 밀봉 절연막(400)을 포함할 수 있다. 재배선 기판(300), 솔더볼들(500), 제1 반도체칩(100), 제2 반도체칩(200), 도전 구조체들(550), 및 밀봉 절연막(400)은 도 1a 내지 도 1d에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 반도체칩(200)은 제2 반도체 기판(210), 제2 배선층(220), 제2 칩 패드들(250), 관통 비아들(260), 및 제2 정렬키 패턴(270)을 포함할 수 있다. 제2 정렬키 패턴(270)은 평면적 관점에서 제2 배선층(220)의 엣지 영역 상에 제공될 수 있다. 다만, 제2 정렬키 패턴(270)은 제2 배선층(220)의 하면 상에 노출되지 않을 수 있다. 최하부 제2 유전층(221)이 제2 정렬키 패턴(270)의 하면 상에 더 제공될 수 있다. 상기 최하부 제2 유전층(221)은 제2 배선층(220)의 프론트 앤드 층의 배선층일 수 있다. 제2 정렬키 패턴(270) 및 제2 배선층(220)의 하면 사이에 도전성 구성 요소가 제공되지 않을 수 있다.
빛은 제2 유전층들(221)을 투과할 수 있다. 예를 들어, 빛은 최하부 제2 유전층(221)을 투과하여 제2 정렬키 패턴(270)에 입사될 수 있다. 상기 제2 정렬키 패턴(270)은 상기 빛을 반사할 수 있다. 반사되는 빛을 측정하여, 상기 제2 정렬키 패턴(270)이 인식될 수 있다. 이에 따라, 제2 반도체칩(200)의 배치에 관한 정보가 얻어질 수 있다.
도 4는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 4를 참조하면, 반도체 패키지(10B)는 재배선 기판(300), 솔더볼들(500), 제1 반도체칩(100), 제2 반도체칩(200), 도전 구조체들(550), 및 밀봉 절연막(400)을 포함할 수 있다. 제1 본딩 칩 패드들(152), 제1 도전 칩 패드들(151), 및 제1 정렬키 패턴(170)이 제1 반도체칩(100)의 하면 상에 제공될 수 있다. 제1 도전 칩 패드들(151)은 제1 정렬키 패턴(170) 및 제1 본딩 칩 패드들(152) 사이에 배치될 수 있다. 예를 들어, 평면적 관점에서 제1 반도체칩(100)의 측벽 및 제1 정렬키 패턴(170) 사이의 간격은 제1 반도체칩(100)의 측벽 및 제1 도전 칩 패드들(151) 사이의 간격보다 더 작을 수 있다.
제1 도전 칩 패드들(151) 및 제1 정렬키 패턴(170)의 평면 배치 관계는 다양하게 변형될 수 있다. 예를 들어, 도시된 바와 달리, 제2 반도체칩(200)의 일 측에 복수의 제1 도전 칩 패드들(151)이 제공될 수 있다. 평면적 관점에서 제1 정렬키 패턴(170)은 복수의 제1 도전 칩 패드들(151) 사이에 제공될 수 있다.
도 5a, 도 5b, 도 5e, 도 5f, 도 5g, 및 도 5h는 실시예들에 따른 반도체 패키지의 제조를 설명하기 위한 도면들이다. 도 5c는 실시예들에 따른 제1 정렬키 패턴 및 제2 정렬키 패턴을 인식하는 과정을 설명하기 위한 도면으로, 도 5b의 Ⅳ영역을 확대 도시한 도면이다. 도 5d는 실시예들에 따른 제1 정렬키 패턴 및 제2 정렬키 패턴을 인식하는 과정을 설명하기 위한 도면으로, 도 5b의 Ⅳ영역을 확대 도시한 도면에 대응된다. 이하, 설명의 간소화를 위해 단수의 제1 유전층 및 단수의 제2 유전층에 관하여 기술한다. 도 5a 내지 도 5h의 설명에 있어서, 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다.
도 5a를 참조하면, 반도체 웨이퍼(100W)가 준비될 수 있다. 반도체 웨이퍼(100W)는 복수의 제1 반도체칩들(100)을 포함할 수 있다. 제1 반도체칩들(100)은 서로 옆으로 배치되며, 서로 연결될 수 있다. 제1 반도체칩들(100)은 반도체 웨이퍼(100W)의 일면 상에 제공된 스크라이브 레인(scribe lane)(미도시)에 의해 정의될 수 있으나, 이에 제약되지 않는다.
반도체 웨이퍼(100W)을 형성하는 것은 웨이퍼 레벨의 제1 반도체 기판(110)을 준비하는 것, 관통 비아들(260)을 형성하는 것, 제1 유전층(121) 및 제1 배선 구조체들(123)을 포함하는 제1 배선층(120)을 형성하는 것, 제1 정렬키 패턴(170)을 형성하는 것, 및 제1 본딩 칩 패드들(152) 및 제1 도전 칩 패드들(151)을 형성하는 것을 포함할 수 있다.
반도체 웨이퍼(100W)가 임시 기판(900) 상에 배치될 수 있다. 예를 들어, 제1 반도체 기판(110)은 임시 기판(900) 상에 부착될 수 있다. 이 때, 제1 반도체 기판(110) 및 임시 기판(900) 사이에 접착층(미도시)이 더 제공될 수 있다. 임시 기판(900)은 캐리어 기판일 수 있다.
제2 반도체칩들(200)이 준비될 수 있다. 제2 반도체칩들(200) 각각은 도 1b 및 도 1d의 예들에 설명한 바와 같이 제2 반도체 기판(210), 제2 배선층(220), 제2 칩 패드들(250), 관통 비아들(260), 및 제2 정렬키 패턴(270)을 포함할 수 있다. 제2 정렬키 패턴(270)은 제2 배선층(220)의 상면 상에 제공될 수 있다. 다만, 제2 반도체칩(200)은 제2 배선층(220)과 실질적으로 동일한 너비를 가질 수 있다. 제2 반도체 기판(210)이 제2 정렬키 패턴(270)의 상면 및 제2 배선층(220)의 상면 상에 제공될 수 있다. 관통 비아들(260)의 상면들은 제2 반도체 기판(210) 내에 제공될 수 있다.
제2 반도체칩들(200)이 반도체 웨이퍼(100W) 상에서 서로 옆으로 이격 배치될 수 있다. 제2 반도체칩들(200)은 제1 반도체칩들(100)과 수직적으로 오버랩될 수 있다. 이 때, 제2 배선층(220)은 대응되는 제1 배선층(120)과 마주볼 수 있다. 제2 반도체칩들(200) 각각은 대응되는 제1 반도체칩(100)의 엣지 영역 상에 배치되지 않을 수 있다. 제2 반도체칩들(200)은 제1 정렬키 패턴(170) 및 제1 도전 칩 패드들(151)과 이격될 수 있다.
제2 반도체칩들(200) 및 반도체 웨이퍼(100W)의 본딩 공정이 수행될 수 있다. 실시예들에 따르면, 본딩 공정은 제2 반도체칩들(200) 및 반도체 웨이퍼(100W) 상에 열 또는 압력이 가하는 것을 포함할 수 있다. 이에 따라, 제2 반도체칩들(200) 및 제1 반도체칩들(100)이 직접 본딩에 의해 서로 연결될 수 있다. 예를 들어, 제2 반도체칩들(200)의 제2 칩 패드들(250)은 제1 반도체칩들(100)의 제1 본딩 칩 패드들(152)과 직접 본딩될 수 있다. 열 또는 압력에 의해 제2 칩 패드들(250)의 금속 원자들이 제1 본딩 칩 패드들(152) 내로 확산되고, 제1 본딩 칩 패드들(152)의 금속 원자들이 제2 칩 패드들(250) 내로 확산될 수 있다. 이에 따라, 제2 칩 패드들(250) 및 제1 본딩 칩 패드들(152) 사이의 계면들은 구분되지 않을 수 있으나, 이에 제약되지 않는다.
상기 본딩 공정의 결과, 제2 배선층(220)은 대응되는 제1 배선층(120)과 직접 본딩될 수 있다. 예를 들어, 제2 배선층(220)의 제2 유전층(221)이 제1 배선층(120)의 제1 유전층(121)과 직접 본딩될 수 있다. 제2 배선층(220)의 제2 유전층(221) 및 제1 배선층(120)의 제1 유전층(121) 사이에 화학 결합이 형성될 수 있다.
도 5b 및 도 5c를 참조하면, 제2 반도체칩(200) 상에 식각 공정이 수행될 수 있다. 상기 식각 공정은 식각 가스를 사용한 건식 식각 공정일 수 있다. 제1 배선층(120), 제2 배선층(220), 및 관통 비아들(260)은 제2 반도체 기판(210)에 대해 식각 선택성을 가질 수 있다. 상기 식각 공정은 등방성 식각 공정일 수 있다. 이에 따라, 제2 반도체 기판(210)의 상부 및 측부들이 상기 등방성 식각 공정에 의해 제거될 수 있다. 상기 식각 공정의 결과, 관통 비아들(260)의 단부들이 제2 반도체 기판(210)의 상면 상으로 돌출될 수 있다.
상기 제2 반도체 기판(210)의 측부들이 제거되어, 제2 배선층(220)의 엣지 영역이 노출될 수 있다. 이에 따라, 제2 정렬키 패턴(270)이 외부에 노출될 수 있다. 제1 정렬키 패턴(170)은 제1 배선층(120)의 상면 상에 배치될 수 있다. 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)은 앞서 도 1a의 예에서 설명한 바와 같이 서로 인접하여 배치될 수 있다.
제1 정렬키 패턴(170)의 위치 및 제2 정렬키 패턴(270)의 위치가 인식될 수 있다. 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)의 인식은 빛을 조사하여 수행될 수 있다. 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)의 인식된 위치 정보들을 사용하여, 대응되는 제1 반도체칩(100)의 위치 및 대응되는 제2 반도체칩(200)의 위치가 계산될 수 있다. 이에 따라, 제1 반도체칩(100) 및 제2 반도체칩(200)이 원하는 위치에 배치되었는지 여부가 검사될 수 있다.
다른 실시예들에 따른 제2 반도체 기판의 식각 공정 및 제1 및 제2 정렬키 패턴들의 인식 과정을 설명한다.
도 5d를 도 5b와 함께 참조하면, 제2 반도체칩(200) 상에 식각 공정이 수행될 수 있다. 상기 식각 공정은 도 5b 및 도 5c에서 설명한 바와 동일한 방법에 의해 수행될 수 있다. 상기 식각 공정은 등방성 식각 공정일 수 있다. 이에 따라, 제2 반도체 기판(210)의 상부 및 측부들이 상기 등방성 식각 공정에 의해 제거되어, 관통 비아들(260)의 단부들 및 제2 배선층(220)의 엣지 영역이 노출될 수 있다.
제2 유전층(221)은 복수의 적층된 층들일 수 있다. 다만, 제2 정렬키 패턴(270) 상에 적어도 하나의 제2 유전층(221)이 더 제공될 수 있다. 제2 유전층(221)은 상기 식각 공정 동안 식각 선택성을 가질 수 있다. 이에 따라, 상기 식각 공정 종료 후, 적어도 하나의 제2 유전층(221)이 제2 정렬키 패턴(270)의 상면 상에 남아 있을 수 있다. 제2 정렬키 패턴(270)은 외부에 노출되지 않을 수 있다. 제2 정렬키 패턴(270)의 상면 상에 금속을 포함하는 구성 요소가 제공되지 않을 수 있다.
빛이 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270) 상에 조사되어, 제1 정렬키 패턴(170)의 위치 및 제2 정렬키 패턴(270)의 위치가 인식될 수 있다. 빛은 제2 유전층(221)을 투과하여, 상기 제2 정렬키 패턴(270)에 조사될 수 있다. 제1 정렬키 패턴(170) 및 제2 정렬키 패턴(270)은 상기 빛을 반사할 수 있다. 상기 반사되는 빛을 검출하여, 제1 정렬키 패턴(170)의 위치 및 제2 정렬키 패턴(270)의 위치가 인식될 수 있다. 이에 따라, 제1 반도체칩(100)의 위치 및 대응되는 제2 반도체칩(200)의 위치가 계산될 수 있다.
제2 정렬키 패턴(270)의 상면 상에 제공된 제2 유전층(221)의 개수는 다양하게 변형될 수 있다. 예를 들어, 제2 정렬키 패턴(270)의 상면 상에 복수의 제2 유전층들(221)이 제공될 수 있다.
다시 도 5b 및 도 5e를 차례로 참조하면, 반도체 웨이퍼(100W) 및 제2 반도체칩들(200) 상에 밀봉 절연막(400)이 더 형성될 수 있다. 밀봉 절연막(400)의 형성은 증착 공정에 의해 형성될 수 있다. 상기 증착 공정은 화학 기상 증착 공정(CVD)일 수 있으나, 이에 제약되지 않는다.
밀봉 절연막(400)은 제1 반도체칩(100)의 상면, 제2 반도체칩(200)의 측벽들, 및 제2 반도체칩(200)의 상면을 덮을 수 있다. 예를 들어, 밀봉 절연막(400)은 제1 배선층(120)의 엣지 영역, 제1 정렬키 패턴(170), 제1 도전 칩 패드들(151), 제2 배선층(220)의 엣지 영역, 제2 정렬키 패턴(270), 제2 반도체 기판(210), 및 관통 비아들(260)의 단부들을 덮을 수 있다. 밀봉 절연막(400)의 상면은 관통 비아들(260)의 상면들보다 더 높은 레벨에 제공될 수 있다.
도 5f를 참조하면, 그라인딩 공정이 밀봉 절연막(400) 상에 수행되어, 밀봉 절연막(400)의 상부가 제거될 수 있다. 예를 들어, 상기 그라인딩 공정은 화학적 기계적 연마 공정일 수 있다. 상기 그라인딩 공정의 결과, 관통 비아들(260)이 노출될 수 있다.
상기 관통 비아들(260)의 그라인딩 공정이 더 수행되어, 관통 비아들(260)의 상부들이 더 제거될 수 있다. 관통 비아들(260)의 그라인딩 공정은 밀봉 절연막(400)의 그라인딩 공정과 별도의 공정일 수 있다. 다른 예로, 관통 비아들(260)의 그라인딩 공정은 밀봉 절연막(400)의 그라인딩 공정과 단일 공정에 의해 수행될 수 있다. 그라인딩 공정 후, 관통 비아들(260)의 노출된 상면은 밀봉 절연막(400)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 관통 비아들(260)의 상면들은 제2 반도체 기판(210)의 상면보다 더 높은 레벨에 제공될 수 있다. 도시된 바와 달리, 관통 비아들(260)의 상면은 제2 반도체 기판(210)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 이 경우, 밀봉 절연막(400)은 제2 반도체칩(200)의 상면을 덮지 않을 수 있다.
도 5g를 참조하면, 도전 구조체들(550)이 밀봉 절연막(400) 내에 형성되어, 제1 도전 칩 패드들(151)과 접속할 수 있다. 도전 구조체들(550)을 형성하는 것은 밀봉 절연막(400)을 관통하는 홀들을 형성하는 것 및 상기 홀들을 금속 물질로 채우는 것을 포함할 수 있다. 도시되지 않았으나, 도전 구조체들(550)의 하면들 상에 씨드 패턴들이 더 형성될 수 있다. 도전 구조체들(550)은 상기 씨드 패턴들을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다.
재배선 기판(300)이 밀봉 절연막(400) 및 관통 비아들(260)의 상면들 상에 형성될 수 있다. 재배선 기판(300)의 형성은 웨이퍼 레벨 공정으로 수행될 수 있다. 재배선 기판(300)을 형성하는 것은 유기 절연층들(301)을 형성하는 것, 제1 도전 패턴들(320)을 형성하는 것, 제2 도전 패턴들(330)을 형성하는 것, 제4 도전 패턴들(350)을 형성하는 것, 및 제3 도전 패턴들(340)을 형성하는 것을 포함할 수 있다.
솔더볼들(500)이 재배선 기판(300) 상에 형성될 수 있다. 솔더볼들(500)을 형성하는 것은 솔더볼들(500)을 제3 도전 패턴들(340) 상에 부착하는 것을 포함할 수 있다.
도 5h를 참조하면, 쏘잉 공정이 재배선 기판(300), 밀봉 절연막(400), 및 반도체 웨이퍼(100W) 상에 수행되어, 그루브들(990)을 형성할 수 있다. 예를 들어, 쏘잉 공정은 블레이드 또는 레이저를 사용하여 수행될 수 있다. 그루브들(990)은 재배선 기판(300), 밀봉 절연막(400), 및 반도체 웨이퍼(100W)를 관통하여, 임시 기판(900)을 노출시킬 수 있다. 제1 반도체칩들(100)은 그루브들(990)에 의해 서로 분리될 수 있다.
실시예들에 따르면, 반도체 웨이퍼(100W)가 쏘잉되어, 복수의 분리된 반도체 패키지들(10)이 형성될 수 있다. 반도체 패키지들(10) 각각은 제1 반도체칩(100), 제2 반도체칩(200), 도전 구조체들(550), 대응되는 밀봉 절연막(400), 대응되는 재배선 기판(300), 및 솔더볼들(500)을 포함할 수 있다. 임시 기판(900)이 제거되어, 제1 반도체칩들(100)의 하면들이 노출될 수 있다. 이후, 반도체 패키지들(10)이 뒤집질 수 있다. 이에 따라, 반도체 패키지들(10)의 제조가 완성될 수 있다. 반도체 패키지들(10) 각각은 앞서 도 1a 내지 1d의 예들에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다.
다른 예로, 도 3a 및 도 3b의 예들에서 설명한 반도체 패키지(10A)는 도 5a, 도 5b, 도 5e, 도 5f, 도 5g, 및 도 5h의 예들에서 설명한 방법에 의해 제조될 수 있다. 다만, 제2 정렬키 패턴(270)은 제2 유전층들(221) 사이에 제공될 수 있다. 이 경우, 제1 반도체 기판(110)의 식각 공정 및 제1 및 제2 정렬키 패턴들(170, 270)의 인식 과정은 도 5c의 예들에서 설명한 바와 동일한 방법에 의해 수행될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 재배선 기판;
    상기 재배선 기판 상의 제1 반도체칩; 및
    상기 재배선 기판 및 상기 제1 반도체칩 사이에 제공되고, 상기 제1 반도체칩보다 작은 너비를 갖는 제2 반도체칩을 포함하고,
    상기 제1 반도체칩은 그 하면 상의 제1 정렬키 패턴을 포함하고,
    상기 제2 반도체칩은 상기 제1 정렬키 패턴과 이격되고,
    상기 제2 반도체칩은:
    상기 제1 반도체칩의 하면 상의 제2 배선층;
    상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 및
    상기 제2 배선층의 상기 엣지 영역 상에 제공된 제2 정렬키 패턴을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체칩은:
    평면적 관점에서 센터 영역 및 엣지 영역을 갖는 제1 배선층; 및
    상기 제1 배선층의 상기 센터 영역의 하면 상의 제1 본딩 칩 패드를 더 포함하고,
    상기 제2 배선층은 상기 제1 배선층의 상기 엣지 영역의 하면을 노출시키고,
    상기 제1 정렬키 패턴은 상기 제1 배선층의 상기 엣지 영역 상에 제공된 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 반도체칩은 상기 제2 배선층의 상면 상에 제공된 제2 칩 패드를 더 포함하고,
    상기 제2 칩 패드는 상기 제1 본딩 칩 패드와 직접 본딩된 반도체 패키지.
  4. 제 1항에 있어서,
    상기 재배선 기판의 상면 및 제1 반도체칩의 상기 하면 사이에 제공되고, 상기 제2 반도체칩의 측벽을 덮는 밀봉 절연막을 더 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 밀봉 절연막은 상기 제1 정렬키 패턴 및 상기 제2 정렬키 패턴을 덮는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 반도체칩은 상기 제2 배선층의 상기 엣지 영역의 상기 하면 상의 도전 칩 패드를 더 포함하고,
    상기 도전 칩 패드는 상기 제1 정렬키 패턴과 이격된 반도체 패키지.
  7. 제 6항에 있어서,
    상기 재배선 기판 및 상기 도전 칩 패드 사이에 제공되고, 상기 도전 칩 패드와 전기적으로 연결된 도전 구조체를 더 포함하되,
    상기 도전 구조체는 상기 제2 반도체칩과 수평적으로 이격된 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제2 반도체칩은 상기 제2 반도체 기판 내의 관통 비아를 더 포함하고,
    상기 관통 비아는 상기 제2 배선층 및 상기 재배선 기판과 전기적으로 연결된 반도체 패키지.
  9. 제1 반도체 기판, 상기 제1 반도체 기판의 하면 상의 제1 배선층, 및 상기 제1 배선층의 엣지 영역의 하면 상의 제1 정렬키 패턴을 포함하는 제1 반도체칩; 및
    상기 제1 배선층의 하면 상에 배치되고, 상기 제1 정렬키 패턴을 노출시키는 제2 반도체칩을 포함하고,
    상기 제2 반도체칩은:
    상기 제1 배선층과 마주보는 제2 배선층;
    상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 엣지 영역의 하면을 노출시키는 제2 반도체 기판; 및
    상기 제2 배선층의 상기 엣지 영역 상에 제공된 제2 정렬키 패턴을 포함하는 반도체 패키지.
  10. 제 9항에 있어서,
    상기 제1 반도체칩의 하면 상에 제공되고, 상기 제2 반도체칩의 측벽을 덮는 밀봉 절연막을 더 포함하되,
    상기 밀봉 절연막은 상기 제1 정렬키 패턴 및 상기 제2 정렬키 패턴을 덮는 반도체 패키지.
  11. 제 9항에 있어서,
    상기 제2 배선층은 상기 제1 배선층과 직접 본딩된 반도체 패키지.
  12. 제 9항에 있어서,
    상기 제1 반도체칩은 제1 접적 회로들을 더 포함하고,
    상기 제2 반도체칩은 제2 집적 회로들을 더 포함하고,
    상기 제1 정렬키 패턴은 상기 제1 집적 회로들과 절연되고,
    상기 제2 정렬키 패턴은 상기 제2 집적 회로들과 절연된 반도체 패키지.
  13. 제 9항에 있어서,
    상기 제2 반도체칩의 하면 상에 제공된 재배선 기판; 및
    상기 재배선 기판의 하면 상에 제공된 솔더볼들을 더 포함하는 반도체 패키지.
  14. 제 9항에 있어서,
    상기 제2 반도체칩의 너비는 상기 제1 반도체칩의 너비보다 더 작고,
    상기 제2 반도체칩은 상기 제2 반도체 기판을 관통하고, 상기 제2 배선층과 전기적으로 연결된 관통 비아를 더 포함하는 반도체 패키지.
  15. 제 9항에 있어서,
    상기 제2 배선층의 상기 엣지 영역의 너비는 10μm 내지 30μm인 반도체 패키지.
  16. 제 9항에 있어서,
    상기 제2 정렬키 패턴의 너비는 5μm 내지 15μm인 반도체 패키지.
  17. 재배선 기판;
    상기 재배선 기판의 하면 상의 솔더볼들;
    상기 재배선 기판의 상면 상의 제1 반도체칩;
    상기 재배선 기판 및 상기 제1 반도체칩 사이의 제2 반도체칩; 및
    상기 재배선 기판의 상기 상면 및 상기 제1 반도체칩의 하면 사이에 제공되고, 상기 제2 반도체칩의 측벽들을 덮는 밀봉 절연막을 포함하고,
    상기 제1 반도체칩은:
    제1 반도체 기판;
    상기 제1 반도체 기판의 하면 상의 제1 배선층;
    상기 제1 배선층의 센터 영역의 하면 상에 제공된 제1 본딩 칩 패드; 및
    상기 제1 배선층의 엣지 영역의 하면 상에 제공되고, 상기 제1 본딩 칩 패드와 전기적으로 분리된 제1 금속 더미 패턴을 포함하고,
    평면적 관점에서, 상기 제2 반도체칩은 상기 제1 배선층의 상기 엣지 영역과 이격되고,
    상기 제2 반도체칩은:
    상기 제1 배선층의 상기 센터 영역의 상기 하면 상의 제2 배선층;
    상기 제2 배선층의 하면 상에 배치되고, 상기 제2 배선층의 상기 엣지 영역의 하면을 노출시키는 제2 반도체 기판;
    상기 제2 반도체 기판 내의 관통 비아;
    상기 제2 배선층의 상면 상에 제공된 제2 칩 패드; 및
    상기 제2 배선층의 상기 엣지 영역 상에 제공되고, 상기 제2 칩 패드와 전기적으로 분리된 제2 금속 더미 패턴을 포함하는 반도체 패키지.
  18. 제 17항에 있어서,
    상기 밀봉 절연막은 상기 제1 금속 더미 패턴 및 상기 제2 금속 더미 패턴을 덮는 반도체 패키지.
  19. 제 17항에 있어서,
    상기 제1 금속 더미 패턴은 제1 정렬키 패턴을 포함하고,
    상기 제2 금속 더미 패턴은 제2 정렬키 패턴을 포함하는 반도체 패키지.
  20. 제 17항에 있어서,
    상기 밀봉 절연막 내의 도전 구조체를 더 포함하되
    상기 제1 반도체칩은 상기 제1 배선층의 상기 엣지 영역의 상기 하면 상에 제공되고, 상기 도전 구조체와 접속하는 도전 칩 패드를 더 포함하고,
    상기 제1 금속 더미 패턴은 상기 도전 칩 패드와 이격된 반도체 패키지.
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