CN115981913A - 基于sram的ecc校验方法及装置 - Google Patents

Abstract

本发明揭示了一种基于SRAM的ECC校验方法和装置，所述装置包括相互连接的SRAM、逻辑拼接电路和ECC编码器，所述方法包括：当ECC使能且从总线获取的待写入数据的位数为X位时，所述逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据；所述逻辑拼接电路将所述读取的数据与所述总线侧数据拼接成32位待校验数据；所述ECC编码器对所述32位待校验数据进行校验，得到ECC校验码；X位待写入数据和所述ECC校验码被写入到所述SRAM的内存中。与现有技术相比，本发明提供的基于SRAM的ECC校验方法，不仅能够保证8位或16位数据单独写入时ECC校验码的准确性，同时还可以避免8位或16位数据单独写入时出现延时，大大提高写操作的效率。

Description

基于SRAM的ECC校验方法及装置

技术领域

本发明涉及电子通信技术领域，特别涉及一种基于SRAM的ECC校验方法及装置。

背景技术

SRAM(Static Random-Access Memory，静态随机存取存储器)支持Byte(8bits)、Half-word(16bits)、Word(32bits)三种读写操作，可在系统时钟频率下进行读写操作。但是当SRAM支持ECC纠错功能、且ECC使能后，只能是32bits一起写入，不能8bits/16bits单独的写入，否则ECC校验会出错。

此时，当写入的数据为8/16位时，由于Bus总线剩余的数据位会保持原来的值，ECC校验的数据是8/16位待写入的数据加上Bus总线上原来的24/16位数据，而不是8/16位待写入的数据加上SRAM中对应的24/16位数据。这样得到的ECC校验码是错误的，并且在数据写入SRAM后会将原来正确的ECC校验码替换掉，导致下次读取数据的时候产生ECC校验错误。

因此，当SRAM进行ECC校验时，如何支持8bits/16bits单独的写入而ECC校验码不出错，是我们亟待解决的问题。

发明内容

本发明的目的之一在于提供一种基于SRAM的ECC校验方法，以解决现有技术中SRAM进行ECC校验时无法应对多种数据处理长度的技术问题。

本发明的目的之一在于同一种基于SRAM的ECC校验装置。

为实现上述发明目的之一，本发明一实施方式提供一种基于SRAM的ECC校验方法，所述SRAM外接逻辑拼接电路和ECC编码器，所述方法包括：当ECC使能且从总线获取的待写入数据的位数为X位时，所述逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据，所述X为小于32的正整数；所述逻辑拼接电路将所述读取的数据与所述总线侧数据拼接成32位待校验数据；所述ECC编码器对所述32位待校验数据进行校验，得到ECC校验码；X位待写入数据和所述ECC校验码被写入到所述SRAM的内存中，所述X位待写入数据为所述总线侧数据的低X位。

作为本发明一实施方式的进一步改进，所述“逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据”具体包括：在同一个时钟周期内，所述逻辑拼接电路从所述SRAM中读取数据，同时从总线获取总线侧数据。

作为本发明一实施方式的进一步改进，所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号，所述“逻辑拼接电路从所述SRAM中读取数”具体包括：所述逻辑拼接电路拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作；所述SRAM根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

作为本发明一实施方式的进一步改进，所述“逻辑拼接电路将所述读取的数据与所述总线侧数据拼接成32位待校验数据”具体包括：所述读取的数据和所述总线侧数据都为32位；所述逻辑拼接电路根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

作为本发明一实施方式的进一步改进，所述X为8或者16。

为实现上述发明目的之一，本发明一实施方式提供一种基于SRAM的ECC校验装置，所述装置包括相互连接的逻辑拼接电路、ECC编码器和SRAM，其中：所述逻辑拼接电路的一侧与总线连接，用于从总线获取待写入数据的位数和总线侧数据；当ECC使能且从总线获取的待写入数据的位数为X位时，从所述SRAM中读取数据，将所述读取的数据与所述总线侧数据拼接成32位待校验数据，并将所述32位待校验数据发送给所述SRAM和所述ECC编码器，所述X为小于32的正整数；所述ECC编码器用于对所述32位待校验数据进行ECC校验，得到ECC校验码，并将所述ECC校验码发送给，所述SRAM；所述SRAM用于响应所述逻辑拼接电路和所述ECC编码器的读写请求，并将X位待写入数据和所述ECC校验码写入内存中，所述X位待写入数据为所述总线侧数据的低X位。

作为本发明一实施方式的进一步改进，所述逻辑拼接电路还用于：在同一个时钟周期内，从所述SRAM中读取数据，同时从总线获取总线侧数据。

作为本发明一实施方式的进一步改进，所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号；所述逻辑拼接电路还用于，当需要从所述SRAM中读取数据时，拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作；所述SRAM还用于根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

作为本发明一实施方式的进一步改进，所述读取的数据和所述总线侧数据都为32位，所述逻辑拼接电路还用于：根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

作为本发明一实施方式的进一步改进，所述SRAM的内存包括数据存储区和ECC存储区，所述X位待写入数据被存入所述数据存储区，所述ECC校验码被存入所述ECC存储区。

与现有技术相比，本发明的基于SRAM的ECC校验方法，不仅能够保证8位或16位数据单独写入时ECC校验码的准确性，同时还可以避免8位或16位数据单独写入时出现延时，大大提高写操作的效率。

附图说明

图1是本发明基于SRAM的ECC校验方法的流程示意图。

图2是本发明基于SRAM的ECC校验装置的结构示意图。

图3是本发明基于SRAM的ECC校验装置的一具体实施方式。

图4是向SRAM写入16位数据的时序图。

具体实施方式

以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

为了避免ECC校验码出错，如图1所示，本发明提供一种基于SRAM的ECC校验方法，能够使SRAM支持ECC校验的写入，所述SRAM外接逻辑拼接电路和ECC编码器，所述方法包括：

步骤S100：当ECC使能且从总线获取的待写入数据的位数为X位时，所述逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据，所述X为小于32的正整数。

优选所述X为8或16。

在ECC使能的情况下，若向SRAM写入32位数据，ECC会直接根据这32位数据进行计算，产生7位ECC校验码，然后这32位数据和7位ECC校验码被写入SRAM中。这个过程历时3个时钟周期。

若向SRAM单独写入8/16位数据，需要先将SRAM对应位置的24/16位数据读取出来，然后和总线侧数据的8/16位数据进行拼接，得到正确的32位数据进行ECC校验。这个过程中，若在获取总线侧数据之后的下一个时钟周期再从SRAM中读取数据，然后再进行拼接和ECC校验，最后写入，总共至少需要4个时钟周期，相对于32位数据的写入，8/16位数据的写入耗时更久，效率更低。

因此，在一个优选的实施方式中，所述“逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据”具体包括：

在同一个时钟周期内，所述逻辑拼接电路从所述SRAM中读取数据，同时从总线获取总线侧数据。

由于从SRAM中获取数据和从总线获取总线侧数据同时进行，至少减少了一个时钟周期，使8/16位数据的写入和32位数据的写入耗时相同，大大提高了8/16位数据的写入效率。

在一个具体的实施方式中，所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号，所述“逻辑拼接电路从所述SRAM中读取数”具体包括：

所述逻辑拼接电路拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作；

所述SRAM根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

所述CEN信号为SRAM的读写使能信号，低电平有效。当逻辑拼接电路需要对SRAM进行读写操作时，拉低CEN信号的电平。然后SRAM根据读写标记WE信号来判断是进行读操作还是写操作。当WE信号为0时，表示对SRAM进行读操作。当WE信号不为0时，对其不为0的位数进行写操作。例如，当WE信号为0000_ffff，将数据的低16写入SRAM中。

步骤S200：所述逻辑拼接电路将所述读取的数据与所述总线侧数据拼接成32位待校验数据。

具体的，所述读取的数据和所述总线侧数据都为32位；

所述逻辑拼接电路根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

例如，总线侧数据为aaaa_aaaa，X为16，读取的数据为5555_5555，那么经过拼接，得到的32位待校验数据为5555_aaaa。

步骤S300：所述ECC编码器对所述32位待校验数据进行校验，得到ECC校验码。

ECC编码器会根据32位待校验数据进行演算，得到7位ECC校验码。

步骤S400：所述X位待写入数据和所述ECC校验码被写入到所述SRAM的内存中，所述X位待写入数据为所述总线侧数据的低X位。

SRAM的内存包括数据存储区和ECC存储区，所述X位待写入数据被存入所述数据存储区，所述ECC校验码被存入所述ECC存储区。

在一具体实施方式中，所述X位待写入数据被写入到SRAM中，包括：

CEN电平再次被拉低，SRAM接收到逻辑拼接电路发送来的总线侧数据和WE信号(此信号是根据HSIZE和HWRITE译码而来)，还有ECC编码器发送来的ECC验证码。这样，X位待写入数据和正确的ECC验证码被写入SRAM中。

如图2所示，本发明还提供一种基于SRAM的ECC校验装置，能够使SRAM支持ECC校验，所述装置包括相互连接的逻辑拼接电路、ECC编码器和SRAM。其中：

所述逻辑拼接电路的一侧与总线连接，用于从总线获取待写入数据的位数和总线侧数据；当ECC使能且从总线获取的待写入数据的位数为X位时，从所述SRAM中读取数据，将所述读取的数据与所述总线侧数据拼接成32位待校验数据，并将所述32位待校验数据发送给所述SRAM和所述ECC编码器，所述X为小于32的正整数。

优选所述X为8或16。

在ECC使能的情况下，若向SRAM写入32位数据，ECC会直接根据这32位数据进行计算，产生7位ECC校验码，然后这32位数据和7位ECC校验码被写入SRAM中。这个过程历时3个时钟周期。

若向SRAM单独写入8/16位数据，需要先将SRAM对应位置的24/16位数据读取出来，然后和总线侧数据的8/16位数据进行拼接，得到正确的32位数据进行ECC校验。这个过程中，若在获取总线侧数据之后的下一个时钟周期再从SRAM中读取数据，然后再进行拼接和ECC校验，最后写入，总共至少需要4个时钟周期，相对于32位数据的写入，8/16位数据的写入耗时更久，效率更低。

因此，在一个优选的实施方式中，所述逻辑拼接电路还用于：

在同一个时钟周期内，所述逻辑拼接电路从所述SRAM中读取数据，同时从总线获取总线侧数据。

由于从SRAM中获取数据和从总线获取总线侧数据同时进行，至少减少了一个时钟周期，使8/16位数据的写入和32位数据的写入耗时相同，大大提高了8/16位数据的写入效率。

在一个具体的实施方式中，所述CEN信号为SRAM的读写使能信号，低电平有效。当逻辑拼接电路需要对SRAM进行读写操作时，拉低CEN信号的电平。然后SRAM根据读写标记WE信号来判断是进行读操作还是写操作。当WE信号为0时，表示对SRAM进行读操作。当WE信号不为0时，对其不为0的位数进行写操作。例如，当WE信号为0000_ffff，将数据的低16写入SRAM中。

所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号。所述逻辑拼接电路还用于，当需要从所述SRAM中读取数据时，拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作。所述SRAM还用于根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

在一优选实施方式中，所述读取的数据和所述总线侧数据都为32位，所述逻辑拼接电路还用于：

根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

所述ECC编码器用于对所述32位待校验数据进行ECC校验，得到ECC校验码，并将所述ECC校验码发送给所述SRAM。

所述SRAM用于响应所述逻辑拼接电路和所述ECC编码器的读写请求，并将所述X位待写入数据和所述ECC校验码写入内存中，所述X位待写入数据为所述总线侧数据的低X位。

所述SRAM的内存包括数据存储区和ECC存储区，所述X位待写入数据被存入所述数据存储区，所述ECC校验码被存入所述ECC存储区。

如图3所示，在所述装置的一具体实施方式中，所述装置包括逻辑拼接电路、ECC编码器和SRAM，所述逻辑拼接电路从总线AHB处接收各种信号，包括时钟信号HCLK、选择信号HSEL、地址信号HADDR、待写入数据的位数信号HSIZE、写操作信号HWRITE和数据信号HDATA等，并根据这些信号，向SRAM输出相应的信号，包括读写使能信号CEN(低电平有效)、地址信号A、总线侧数据信号D和位写入使能信号WE(当WE为0时表示读操作，当WE不为0时，表示对不为0的位进行写操作)。所述SRAM响应逻辑拼接电路的读写请求，向逻辑拼接电路返回读出的数据Q。

以打开ECC后、向SRAM写入16位数据为例，其时序图如图4所示：

在ECC使能且判断总线写入的位数是16位后的第一个时钟周期，拉低CEN的电平，同时WE信号置0，用于从SRAM读取数据。此时，在这个时钟周期内，能够同时获取总线侧数据aaaa_aaaa和从SRAM读取的数据5555_5555，这样就不会因为需要读取SRAM的数据而导致写操作延时，在保证写操作和ECC校验码准确性的同时，能够大大提高写操作的效率。

在第二个时钟周期，逻辑拼接电路根据待写入数据的位数信号HSIZE，将总线侧数据和从SRAM读取的数据拼接成32位待校验数据5555_aaaa，并发送给ECC编码器进行校验演算，得到ECC验证码。在这个时钟周期，CEN的电平被拉高为无效电平，逻辑拼接电路不对SRAM进行读写操作。

在第三个时钟周期，CEN电平再次被拉低，SRAM接收到逻辑拼接电路发送来的总线侧数据aaaa_aaaa和WE信号(0000_ffff，此数值是根据HSIZE和HWRITE译码而来)，还有ECC编码器发送来的ECC验证码，16位数据aaaa和正确的ECC验证码被写入SRAM中。

综上，本发明提供的基于SRAM的ECC校验方法及装置，不仅能够保证8位或16位数据单独写入时ECC校验码的准确性，同时还可以避免8位或16位数据单独写入时出现延时，大大提高写操作的效率。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于SRAM的ECC校验方法，其特征在于，所述SRAM外接逻辑拼接电路和ECC编码器，所述方法包括：

当ECC使能且从总线获取的待写入数据的位数为X位时，所述逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据，所述X为小于32的正整数；

所述逻辑拼接电路将读取的数据与所述总线侧数据拼接成32位待校验数据；

所述ECC编码器对所述32位待校验数据进行校验，得到ECC校验码；

X位待写入数据和所述ECC校验码被写入到所述SRAM的内存中，所述X位待写入数据为所述总线侧数据的低X位。

2.根据权利要求1所述的基于SRAM的ECC校验方法，其特征在于，所述“逻辑拼接电路从所述SRAM中读取数据，并从总线获取总线侧数据”具体包括：

在同一个时钟周期内，所述逻辑拼接电路从所述SRAM中读取数据，同时从总线获取总线侧数据。

3.根据权利要求1所述的基于SRAM的ECC校验方法，其特征在于，所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号，所述“逻辑拼接电路从所述SRAM中读取数”具体包括：

所述逻辑拼接电路拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作；

所述SRAM根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

4.根据权利要求1所述的基于SRAM的ECC校验方法，其特征在于，所述“逻辑拼接电路将所述读取的数据与所述总线侧数据拼接成32位待校验数据”具体包括：

所述读取的数据和所述总线侧数据都为32位；

所述逻辑拼接电路根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

5.根据权利要求1所述的基于SRAM的ECC校验方法，其特征在于：

所述X为8或者16。

6.一种基于SRAM的ECC校验装置，其特征在于，所述装置包括相互连接的逻辑拼接电路、ECC编码器和SRAM，其中：

所述逻辑拼接电路的一侧与总线连接，用于从总线获取待写入数据的位数和总线侧数据；当ECC使能且从总线获取的待写入数据的位数为X位时，从所述SRAM中读取数据，将读取的数据与所述总线侧数据拼接成32位待校验数据，并将所述32位待校验数据发送给所述SRAM和所述ECC编码器，所述X为小于32的正整数；

所述ECC编码器用于对所述32位待校验数据进行ECC校验，得到ECC校验码，并将所述ECC校验码发送给，所述SRAM；

所述SRAM用于响应所述逻辑拼接电路和所述ECC编码器的读写请求，并将X位待写入数据和所述ECC校验码写入内存中，所述X位待写入数据为所述总线侧数据的低X位。

7.根据权利要求6所述的基于SRAM的ECC校验装置，其特征在于，所述逻辑拼接电路还用于：

在同一个时钟周期内，从所述SRAM中读取数据，同时从总线获取总线侧数据。

8.根据权利要求6所述的基于SRAM的ECC校验装置，其特征在于：

所述逻辑拼接电路到所述SRAM的输出信号包括读写使能CEN信号、读写标记WE信号和地址A信号；

所述逻辑拼接电路还用于，当需要从所述SRAM中读取数据时，拉低所述CEN信号的电平，同时，将所述WE信号置为0，其中，所述CEN信号为低电平有效，所述WE信号为0表示对SRAM进行读操作；

所述SRAM还用于根据所述CEN信号、WE信号和地址A信号，到所述地址A处读取数据，并返回给所述逻辑拼接电路。

9.根据权利要求6所述的基于SRAM的ECC校验装置，其特征在于，所述读取的数据和所述总线侧数据都为32位，所述逻辑拼接电路还用于：

根据所述待写入数据位数X，将所述总线侧数据的低X位与所述读取的数据的高32-X位进行拼接，得到32位待校验数据。

10.根据权利要求6所述的基于SRAM的ECC校验装置，其特征在于：

所述SRAM的内存包括数据存储区和ECC存储区，所述X位待写入数据被存入所述数据存储区，所述ECC校验码被存入所述ECC存储区。

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