CN115967380A - 延迟电路和包括该延迟电路的时钟误差校正装置 - Google Patents

延迟电路和包括该延迟电路的时钟误差校正装置 Download PDF

Info

Publication number
CN115967380A
CN115967380A CN202211222707.8A CN202211222707A CN115967380A CN 115967380 A CN115967380 A CN 115967380A CN 202211222707 A CN202211222707 A CN 202211222707A CN 115967380 A CN115967380 A CN 115967380A
Authority
CN
China
Prior art keywords
clock signal
clock
edge
delay
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211222707.8A
Other languages
English (en)
Inventor
李晛燮
申殷昔
崔荣暾
朴俊容
赵泫润
崔桢焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115967380A publication Critical patent/CN115967380A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/017—Adjustment of width or dutycycle of pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00241—Layout of the delay element using circuits having two logic levels using shift registers

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

一种用于时钟信号的延迟电路，包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其分别响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器被配置为基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的相应的第二上拉单元或多个第二下拉单元中的相应的第二下拉单元响应于多个第二开关信号中的相应的第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。

Description

延迟电路和包括该延迟电路的时钟误差校正装置
相关申请的交叉引用
本申请要求于2021年10月13日提交至韩国知识产权局(KIPO)的韩国专利申请No.10-2021-0135742的优先权，其内容通过引用整体并入本文中。
技术领域
示例实施例总体上涉及一种半导体集成电路，更具体地，涉及一种用于时钟信号的延迟电路和一种包括该延迟电路的时钟误差校正装置。
背景技术
半导体电路或电子装置可以基于时钟信号来操作。此外，在各种半导体电路中，可以使用包括具有不同相位的多个时钟信号的多相位时钟信号。然而，在使用多相位时钟信号的电路中，可能出现其中多个时钟信号具有不期望的相位差的相位误差(例如，正交误差或偏斜)，或者其中每个时钟信号具有不期望的占空比的占空比误差。因此，相位误差校正器(例如，正交误差校正器)可用于校正相位误差，并且占空比校正器可用于校正占空比误差。然而，即使使用相位误差校正器和占空比校正器，也可能作为相位误差校正器校正相位误差的结果而导致多相位时钟信号的占空比误差，并且/或者可能作为占空比校正器校正占空比误差的结果而导致多相位时钟信号的相位误差。
发明内容
本公开的至少一个示例实施例提供了一种适合于校正相位误差和占空比误差两者的延迟电路。
本公开的至少一个示例实施例提供了一种校正相位误差和占空比误差两者的时钟误差校正装置。
根据示例实施例，一种用于时钟信号的延迟电路包括第一信号发生器、第一反相电路、第二信号发生器和第二反相电路。第一信号发生器被配置为基于延迟码生成多个第一开关信号。第一反相电路包括多个第一反相器，其响应于多个第一开关信号而选择性地开启，并且被配置为调节时钟信号的第一边沿和第二边沿两者的第一延迟时间。第二信号发生器基于占空比码生成多个第二开关信号。第二反相电路包括多个第二上拉单元和多个第二下拉单元，多个第二上拉单元中的各个第二上拉单元或多个第二下拉单元中的各个第二下拉单元响应于多个第二开关信号中的各个第二开关信号而选择性地开启。第二反相电路被配置为调节时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿的第二延迟时间。
根据示例实施例，一种用于具有不同相位的多个时钟信号的时钟误差校正装置包括多个延迟电路、多路径选择电路、相位检测器和码控制电路。多个延迟电路分别位于多个时钟信号的路径中。所述多路径选择电路被配置为在相位校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相邻的时钟信号，在所述相位校正时段中将所述两个相邻的时钟信号中的一个延迟一个时钟间隔，在占空比校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相反时钟信号，并且在所述占空比校正时段中使所述两个相反时钟信号中的一个反相。相位检测器被配置为在相位校正时段中比较从多路径选择电路输出的两个相邻的时钟信号的相位，并且在占空比校正时段中比较从多路径选择电路输出的两个相反时钟信号的相位。码控制电路被配置为存储时钟间隔的间隔码，存储多个延迟码和多个占空比码，响应于相位校正时段中的相位检测器的输出信号来调节间隔码和多个延迟码，以及响应于占空比校正时段中的相位检测器的输出信号来调节多个占空比码。多个延迟电路中的每一个被配置为响应于多个延迟码中的相应延迟码来调节多个时钟信号中的相应时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且响应于多个占空比码中的相应占空比码来调节相应时钟信号的第一边沿、第二边沿、或第一边沿和第二边沿两者的第二延迟时间。
根据示例实施例，一种用于具有不同相位的第一、第二、第三和第四时钟信号的时钟误差校正装置包括第一、第二、第三和第四延迟电路、多路径选择电路、相位检测器和码控制电路。第一、第二、第三和第四延迟电路分别在第一、第二、第三和第四时钟信号的路径中。所述多路径选择电路被配置为在相位校正时段的第一子时段中输出第二时钟信号和延迟了一个时钟间隔的第一时钟信号，在相位校正时段的第二子时段中输出第三时钟信号和延迟了一个时钟间隔的第二时钟信号，在相位校正时段的第三子时段中输出第四时钟信号和延迟了一个时钟间隔的第三时钟信号，在相位校正时段的第四子时段中输出第一时钟信号和延迟了一个时钟间隔的第四时钟信号，以及通过在占空比校正时段中使第一时钟信号反相来输出第一反相时钟信号和第三时钟信号。相位检测器被配置为在相位校正时段的第一子时段中比较第二时钟信号的上升沿和被延迟了一个时钟间隔的第一时钟信号的上升沿，在相位校正时段的第二子时段中比较第三时钟信号的上升沿和被延迟了一个时钟间隔的第二时钟信号的上升沿，在相位校正时段的第三子时段中比较第四时钟信号的上升沿和被延迟了一个时钟间隔的第三时钟信号的上升沿，在相位校正时段的第四子时段中比较第一时钟信号的上升沿和被延迟了一个时钟间隔的第四时钟信号的上升沿，以及在占空比校正时段中比较第一反相时钟信号的上升沿和第三时钟信号的上升沿。码控制电路被配置为存储用于时钟间隔的间隔码、用于第一、第二、第三和第四时钟信号的第一、第二、第三和第四延迟码，并且存储用于第一、第二、第三和第四时钟信号的第一、第二、第三和第四占空比码，在相位校正时段的第一子时段中响应于相位检测器的输出信号来调节第二延迟码，在相位校正时段的第二子时段中响应于相位检测器的输出信号来调节第三延迟码，在相位校正时段的第三子时段中响应于相位检测器的输出信号来调节第四延迟码，在相位校正时段的第四子时段中响应于相位检测器的输出信号来调节间隔码，并且在占空比校正时段中响应于相位检测器的输出信号来调节第一占空比码。第一、第二、第三和第四延迟电路中的每一个被配置为响应于第一、第二、第三和第四延迟码中的相应延迟码来调节第一、第二、第三和第四时钟信号中的相应时钟信号的上升沿和下降沿两者的第一延迟时间，并且被配置为响应于第一、第二、第三和第四占空比码中的相应占空比码来调节相应时钟信号的上升沿、下降沿或上升沿和下降沿两者的第二延迟时间。多路径选择电路被配置为响应于间隔码调节时钟间隔。
如上所述，根据示例实施例的延迟电路可以被配置为基于延迟码来调节时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且可以基于占空比码来调节时钟信号的第一边沿和第二边沿中的一个或两者的第二延迟时间。因此，延迟电路可用于校正多相位时钟信号的相位误差和占空比误差两者。
此外，根据示例实施例的时钟误差校正装置可通过比较具有不同相位的多个时钟信号中的两个相邻的时钟信号的第一边沿来校正多个时钟信号的相位误差，并可通过比较每个时钟信号的第二边沿与每个时钟信号的相反时钟信号的第一边沿来调节每个时钟信号的第二边沿以校正多个时钟信号的占空比误差。因此，时钟误差校正装置可以校正多个时钟信号的相位误差和占空比误差二者。
附图说明
从以下结合附图的详细描述中，将更清楚地理解示意性而非限制性的示例实施例。
图1是示出根据本发明构思的示例实施例的延迟电路的框图。
图2是示出根据本发明构思的示例实施例的包括在延迟电路中的第一信号发生器的示例的框图。
图3是示出根据本发明构思的示例实施例的包括在延迟电路中的第二信号发生器的示例的框图。
图4是示出根据本发明构思的示例实施例的延迟电路的示例的示图。
图5是示出根据本发明构思的示例实施例的延迟电路的框图。
图6是示出根据本发明构思的示例实施例的延迟电路的示例的示图。
图7是示出根据本发明构思的示例实施例的时钟误差校正装置的框图。
图8是示出根据本发明构思的示例实施例的时钟误差校正装置的操作的示例的时序图。
图9是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的多相位选择电路的示例的框图。
图10是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的相位检测器的示例的示图。
图11是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的码控制电路的示例的框图。
图12是示出根据本发明构思的示例实施例的时钟误差校正装置的校正循环的示例的示图。
图13是示出根据本发明构思的示例实施例的时钟误差校正装置的操作的示例的时序图。
图14是示出根据本发明构思的示例实施例的时钟误差校正装置的校正环的另一示例的示图。
图15是示出根据本发明构思的示例实施例的包括时钟误差校正装置的电子装置的框图。
图16是示出根据本发明构思的示例实施例的包括时钟误差校正装置的存储器装置的框图。
具体实施方式
将参照在其中示出实施例的附图更全面地描述各种示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的实施例。在本申请中，相同的附图标记表示相同的元件。应当理解，尽管术语第一、第二等可以在本文中用于描述各种元件，但是这些元件不应当受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，例如，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分。如本文所使用的，术语“和/或”包括相关联的所列项中的一个或多个的任何和所有组合。注意，尽管没有相对于其进行具体描述，但是关于一个实施例描述的方面可以并入不同的实施例中。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合来组合。
图1是示出根据本发明构思的示例实施例的延迟电路的框图。
参照图1，用于时钟信号CLK的延迟电路100可以包括第一信号发生器120、第一反相电路140、第二信号发生器160和第二反相电路180。
第一信号发生器120可以被配置为基于延迟码DLY_CODE生成多个第一开关信号SWS1。在一些示例实施例中，延迟码DLY_CODE可以具有N位，并且第一信号发生器120可以被配置为生成2N个第一开关信号SWS1，其中N是大于0的整数。第一信号发生器120还可以被配置为通过将多个第一开关信号SWS1反相来生成多个第一反相开关信号/SWS1。
第一反相电路140可以被配置为将时钟信号CLK反相。第一反相电路140可以包括彼此并联连接的多个第一反相器INV1。在一些示例实施例中，第一反相电路140还可以包括与多个第一反相器INV1并联连接的第三反相器INV3。
多个第一反相器INV1中的相应反相器可响应于多个第一开关信号SWS1中的相应第一开关信号而选择性地开启。在一些示例实施例中，多个第一反相器INV1可包括并联连接在第一电源线(例如，高电源线)与第一反相电路140的输出节点之间的多个第一上拉单元PU1，以及并联连接在该输出节点与第二电源线(例如，低电源线)之间的多个第一下拉单元PD1。多个第一下拉单元PD1可分别响应于多个第一开关信号SWS1而选择性地开启，多个第一上拉单元PU1可分别响应于多个第一反相开关信号/SWS1而选择性地开启。
随着开启的第一反相器INV1的数量增加，第一反相电路140针对时钟信号CLK的第一边沿和第二边沿中的一者或两者的第一延迟时间可减少。此外，随着开启的第一反相器INV1的数量减少，针对时钟信号CLK的第一边沿和第二边沿中的一者或两者的第一延迟时间可增加。因此，第一反相电路140可被配置为调节时钟信号CLK的第一边沿(例如，上升沿)和第二边沿(例如，下降沿)两者的第一延迟时间。
在一些示例实施例中，延迟电路100可以在多相位时钟信号的时钟信号CLK的路径中的每一个中。在这种情况下，第一反相电路140可被配置为调节每个时钟信号CLK的第一延迟时间，使得延迟电路100可校正其中多相位时钟信号的时钟信号CLK具有不想要的相位差的相位误差(例如，正交误差或偏斜)。
第二信号发生器160可以被配置为基于占空比码DUTY_CODE生成多个第二开关信号SWS2。在一些示例实施例中，占空比码DUTY_CODE可具有M位，并且第二信号发生器160可被配置为生成2M个第二开关信号SWS2，其中M为大于0的整数。
第二反相电路180可以被配置为将从第一反相电路140输出的时钟信号CLK反相。第二反相电路180可包括彼此并联连接的多个第二反相器INV2。在一些示例实施例中，第二反相电路160还可以包括与多个第二反相器INV2并联连接的第四反相器INV4。
多个第二反相器INV2可以包括并联连接在第一电源线与第二反相电路180的输出节点之间的多个第二上拉单元PU2，以及并联连接在该输出节点与第二电源线之间的多个第二下拉单元PD2。多个第二上拉单元PU2中的相应第二上拉单元或多个第二下拉单元PD2中的相应第二下拉单元可响应于多个第二开关信号SWS2中的相应第二开关信号而选择性地开启。因为多个第二上拉单元PU2或多个第二下拉单元PD2选择性地开启，所以第二反相电路180可被配置为调节时钟信号CLK的第一边沿和第二边沿中的一者或两者的第二延迟时间。
在一些示例实施例中，如图1所示，多个第二反相器INV2的多个第二下拉单元PD2中的相应第二下拉单元可以响应于多个第二开关信号SWS2中的相应第二开关信号而选择性地开启，并且第二反相电路180可以被配置为调节时钟信号CLK的第二边沿(例如，下降沿)的第二延迟时间。例如，时钟信号CLK的第二边沿的第二延迟时间可以随着开启的第二下拉单元PD2的数量的增加而减少，并且可以随着开启的第二下拉单元PD2的数量的减少而增加。
在一些示例实施例中，在延迟电路100位于多相位时钟信号的时钟信号CLK的路径中的每一个中的情况下，第一反相电路140可以被配置为调节针对每个时钟信号CLK的第一边沿和第二边沿中的一者的第二延迟时间，并且/或者可以被配置为调节每个时钟信号CLK的占空比(或脉冲宽度)，使得延迟电路100可以校正其中多相位时钟信号的每个时钟信号CLK具有不期望的占空比的占空比误差。
如上所述，根据示例实施例的延迟电路100可以被配置为基于延迟码DLY_CODE调节时钟信号CLK的第一边沿和第二边沿中的一者或两者的第一延迟时间，并且可以基于占空比码DUTY_CODE来调节时钟信号CLK的第一边沿和第二边沿中的一者或两者的第二延迟时间。因此，延迟电路100可用于校正多相位时钟信号的相位误差和占空比误差中的一者或两者。
尽管图1示出了其中第一反相电路140被配置为将输入到延迟电路100的时钟信号CLK反相、并且第二反相电路180被配置为将从第一反相电路140输出的时钟信号CLK反相的示例，但是在其他示例实施例中，第二反相电路180可以被配置为将输入到延迟电路100的时钟信号CLK反相，并且第一反相电路140可以被配置为将从第一反相电路140输出的时钟信号CLK反相。在这种情况下，多个第二反相器INV2的多个第二上拉单元PU2可分别响应于多个第二开关信号SWS2而选择性地开启。
图2是示出根据本发明构思的示例实施例的包括在延迟电路中的第一信号发生器的示例的框图。
参照图2，第一信号发生器120可以包括第一二进制-温度计转换器122和第一开关信号发生电路124。
第一二进制-温度计转换器122可以被配置为将作为二进制码的延迟码DLY_CODE转换为第一温度计码THERM_CODE。在一些示例实施例中，延迟码DLY_CODE可以具有N位，并且第一温度计码THERM_CODE可以具有2N位。例如，在延迟码DLY_CODE具有值为“100000”的六位的情况下，第一二进制-温度计转换器122可以被配置为生成第一温度计码THERM_CODE，第一温度计码THERM_CODE具有每个值都为“1”的三十二位和每个值都为“0”的三十二位。
第一开关信号生成电路124可以被配置为生成与第一温度计码THERM_CODE相对应的多个第一开关信号SWS1-1至SWS1-64。例如，在第一温度计码THERM_CODE具有每个值都为“1”的三十二位和每个值都为“0”的三十二位的情况下，第一开关信号生成电路124可以被配置为生成具有有效电平(例如，高电平)的三十二个第一开关信号SWS1-1、SWS1-2、…、SWS1-32和具有无效电平(例如，低电平)的三十二个第一开关信号SWS1-33、SWS1-34、…、SWS1-64。
图3是示出根据本发明构思的示例实施例的包括在延迟电路中的第二信号发生器的示例的框图。
参照图3，第二信号发生器160可以包括第二二进制-温度计转换器162和第二开关信号发生电路164。
第二二进制-温度计转换器162可被配置为将作为二进制码的占空比码DUTY_CODE转换为第二温度计码THERM_CODE。在一些示例实施例中，占空比码DUTY_CODE可具有M位，并且第二温度计码DUTY_CODE可具有2M位。例如，在占空比码DUTY_CODE具有值为“1000”的四位的情况下，第二二进制-温度计转换器162可被配置为生成具有每个值都为“1”的八位和每个值都为“0”的八位的第二温度计码THERM_CODE。
第二开关信号生成电路164可以被配置为生成与第二温度计码THERM_CODE相对应的多个第二开关信号SWS2-1至SWS2-16。例如，在第二温度计码THERM_CODE具有每个值都为“1”的八位和每个值都为“0”的八位的情况下，第二开关信号生成电路164可以被配置为生成具有有效电平(例如，高电平)的八个第二开关信号SWS2-1、SWS2-2、…、SWS2-8和具有无效电平(例如，低电平)的八个第二开关信号SWS2-9、SWS2-10、…、SWS2-16。
图4是示出根据本发明构思的示例实施例的延迟电路的示例的示图。
参照图4，延迟电路100的第一反相电路可包括彼此并联连接的多个第一反相器INV1和第三反相器INV3，并且延迟电路100的第二反相电路可包括彼此并联连接的多个第二反相器INV2和第四反相器INV4。例如，如图4所示，在延迟码DLY_CODE具有六位并且占空比码DUTY_CODE具有四位的情况下，延迟电路100可包括六十四个第一反相器INV1及十六个第二反相器INV2。
每个第一反相器INV1可包括第一上拉单元和第一下拉单元，并且第一上拉单元可包括接收时钟信号CLK的第一P型金属氧化物半导体(PMOS)晶体管P1和接收第一反相开关信号/SWS1的第二PMOS晶体管P2。第二PMOS晶体管P2可响应于第一反相开关信号/SWS1而选择性地开启或关断，从而第一上拉单元可选择性地开启或关断。第一PMOS晶体管P1和第二PMOS晶体管P2可以串联连接在传输第一电源电压VDD的第一电源线VDDL与第一反相电路的第一输出节点NO1之间。在一些示例实施例中，第一PMOS晶体管P1可以包括接收时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到第二PMOS晶体管P2的漏极，并且第二PMOS晶体管P2可以包括接收第一反相开关信号/SWS1的栅极、连接到第一PMOS晶体管P1的源极、以及连接到第一输出节点NO1的漏极。
此外，第一下拉单元可包括接收时钟信号CLK的第一N型金属氧化物半导体(NMOS)晶体管N1和接收第一开关信号SWS1的第二NMOS晶体管N2。第二NMOS晶体管N2可响应于第一开关信号SWS1而选择性地开启或关断，从而第一下拉单元可选择性地开启或关断。第一NMOS晶体管N1和第二NMOS晶体管N2可串联连接在第一输出节点NO1与传输第二电源电压VSS的第二电源线VSSL之间。在一些示例实施例中，第一NMOS晶体管N1可以包括接收时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到第二NMOS晶体管N2的漏极，并且第二NMOS晶体管N2可以包括接收第一开关信号SWS1的栅极、连接到第一NMOS晶体管N1的源极、以及连接到第一输出节点NO1的漏极。
第三反相器INV3可包括接收时钟信号CLK的连接在第一电源线VDDL与第一输出节点NO1之间的第五PMOS晶体管P5，以及接收时钟信号CLK的连接在第一输出节点NO1与第二电源线VSSL之间的第五NMOS晶体管N5。在一些示例实施例中，第五PMOS晶体管P5可以包括接收时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到第一输出节点NO1的漏极，并且第五NMOS晶体管N5可以包括接收时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到第一输出节点NO1的漏极。
六十四个第一反相器INV1可响应于基于延迟码DLY_CODE生成的第一开关信号SWS1而选择性地开启，从而可通过第一反相电路调节时钟信号CLK的上升沿和下降沿中的一者或两者的第一延迟时间。例如，在延迟码DLY_CODE具有值“000000”的情况下，可以关断所有六十四个第一反相器INV1。在这种情况下，第一反相电路可通过仅使用第三反相器INV3来将时钟信号CLK反相，并且时钟信号CLK的第一延迟时间可为第一反相电路的最大延迟时间。在另一示例中，在延迟码DLY_CODE具有值“111111”的情况下，六十四个第一反相器INV1全部可被开启。在这种情况下，第一反相电路可通过使用彼此并联连接的六十四个第一反相器INV1和第三反相器INV3来将时钟信号CLK反相，并且时钟信号CLK的第一延迟时间可为第一反相电路的最小延迟时间。因此，随着延迟码DLY_CODE增大，可以增加开启的第一反相器INV1的数量，并且可以减少时钟信号CLK的第一延迟时间。
每个第二反相器INV2可包括第二上拉单元和第二下拉单元，第二上拉单元可包括接收时钟信号CLK的第三PMOS晶体管P3和接收第二电源电压VSS(或第一电源电压VDD)的第四PMOS晶体管P4。第三PMOS晶体管P3和第四PMOS晶体管P4可以串联连接在第一电源线VDDL与第二反相电路的第二输出节点NO2之间。在一些示例实施例中，第三PMOS晶体管P3可以包括接收时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到第四PMOS晶体管P4的漏极，并且第四PMOS晶体管P4可以包括接收第二电源电压VSS(或第一电源电压VDD)的栅极、连接到第三PMOS晶体管P3的源极、以及连接到第二输出节点NO2的漏极。
接收第二电源电压VSS的第四PMOS晶体管P4可以保持开启状态，接收第一电源电压VDD的第四PMOS晶体管P4可以保持关断状态。在一些示例实施例中，在十六个第二反相器INV2当中，八个第二反相器INV2中包括的第四PMOS晶体管P4可接收第二电源电压VSS，其它八个第二反相器INV2中包括的第四PMOS晶体管P4可接收第一电源电压VDD。在这种情况下，在十六个第二反相器INV2的十六个第二上拉单元中，八个第二上拉单元可保持开启状态，其它八个第二上拉单元可保持关断状态。
此外，第二下拉单元可包括接收时钟信号CLK的第三NMOS晶体管N3和接收第二开关信号SWS2的第四NMOS晶体管N4。第四NMOS晶体管N4可响应于第二开关信号SWS2而选择性地开启或关断，从而第二下拉单元可选择性地开启或关断。第三NMOS晶体管N3和第四NMOS晶体管N4可串联连接在第二输出节点NO2与第二电源线VSSL之间。在一些示例实施例中，第三NMOS晶体管N3可以包括接收时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到第四NMOS晶体管N4的漏极，并且第四NMOS晶体管N4可以包括接收第二开关信号SWS2的栅极、连接到第三NMOS晶体管N3的源极、以及连接到第二输出节点NO2的漏极。
第四反相器INV4可包括接收时钟信号CLK的连接在第一电源线VDDL与第二输出节点NO2之间的第六PMOS晶体管P6，以及接收时钟信号CLK的连接在第二输出节点NO2与第二电源线VSSL之间的第六NMOS晶体管N6。在一些示例实施例中，第六PMOS晶体管P6可以包括接收时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到第二输出节点NO2的漏极，并且第六NMOS晶体管N6可以包括接收时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到第一输出节点NO2的漏极。
十六个第二反相器INV2的十六个第二下拉单元可响应于基于占空比码DUTY_CODE生成的第二开关信号SWS2而选择性地开启，从而可通过第二反相电路调节时钟信号CLK的下降沿的第二延迟时间。在占空比码DUTY_CODE改变的情况下，第二反相电路可以将时钟信号CLK的上升沿延迟基本上恒定的延迟时间，并且可以将时钟信号CLK的下降沿延迟与改变的占空比码DUTY_CODE相对应的第二延迟时间。因此，可以基于占空比码DUTY_CODE来调节时钟信号CLK的占空比(或脉冲宽度)。例如，在占空比码DUTY_CODE具有值“0000”的情况下，所有十六个第二下拉单元可被关断，并且第二反相电路可通过仅使用第四反相器INV4的第六NMOS晶体管N6来输出时钟信号CLK的下降沿。在这种情况下，时钟信号CLK的下降沿的第二延迟时间可以是第二反相电路的最大延迟时间，并且时钟信号CLK的占空比(或脉冲宽度)可以是最大占空比。在另一示例中，在占空比码DUTY_CODE具有值“1111”的情况下，所有十六个第二下拉单元可被开启，并且第二反相电路可通过使用彼此并联连接的十六个第二下拉单元和第六NMOS晶体管N6输出时钟信号CLK的下降沿。在这种情况下，时钟信号CLK的下降沿的第二延迟时间可以是第二反相电路的最小延迟时间，并且时钟信号CLK的占空比(或脉冲宽度)可以是最小占空比。因此，随着占空比码DUTY_CODE增大，开启的第二下拉单元的数目可增加，时钟信号CLK的下降沿的第二延迟时间可减少，并且时钟信号CLK的占空比可减小。
图5是示出根据本发明构思的示例实施例的延迟电路的框图。
参照图5，延迟电路200可包括第一信号发生器220、第一反相电路240、第五反相器INV5、第二信号发生器260、第二反相电路280和第六反相器INV6。除了延迟电路200还可包括第五反相器INV5和第六反相器INV6、并且第二反相电路280的多个第二反相器INV2的多个第二上拉单元PU2'可响应于多个第二开关信号SWS2而选择性地开启或关断之外，图5的延迟电路200可具有与图1的延迟电路100类似的构造和类似的操作。
第一反相电路240可被配置为将输入到延迟电路200的时钟信号CLK反相，第五反相器INV5可被配置为将从第一反相电路240输出的时钟信号CLK反相，第二反相电路280可被配置为将从第五反相器INV5输出的时钟信号CLK反相，并且第六反相器INV6可被配置为将从第二反相电路280输出的时钟信号CLK反相。
第二反相电路280的多个第二反相器INV2可包括多个第二上拉单元PU2'和多个第二下拉单元PD2'。多个第二上拉单元PU2'可分别响应于第二开关信号SWS2而选择性地开启，从而可调节从第二反相电路280输出的时钟信号CLK的上升沿的延迟时间。因为从第二反相电路280输出的时钟信号CLK由第六反相器INV6反相，所以可根据开启的第二上拉单元PU2'的数量调节由延迟电路200输出的时钟信号CLK的下降沿的延迟时间。
图6是示出根据本发明构思的示例实施例的延迟电路的示例的示图。
参照图6，相比于图1和图4中示出的延迟电路100，延迟电路200还可包括第五反相器INV5与第六反相器INV6。
第五反相器INV5可被配置为将从第一反相电路输出的时钟信号CLK反相。第五反相器INV5可以包括第七PMOS晶体管P7和第七NMOS晶体管N7。在一些示例实施例中，第七PMOS晶体管P7可以包括接收从第一反相电路输出的时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到第五反相器INV5的输出节点的漏极，并且第七NMOS晶体管N7可以包括接收从第一反相电路输出的时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到第五反相器INV5的输出节点的漏极。
第六反相器INV6可被配置为将从第二反相电路输出的时钟信号CLK反相。第六反相器INV6可以包括第八PMOS晶体管P8和第八NMOS晶体管N8。在一些示例实施例中，第八PMOS晶体管P8可以包括接收从第二反相电路输出的时钟信号CLK的栅极、连接到第一电源线VDDL的源极、以及连接到延迟电路200的输出节点的漏极，并且第八NMOS晶体管N8可以包括接收从第二反相电路输出的时钟信号CLK的栅极、连接到第二电源线VSSL的源极、以及连接到延迟电路200的输出节点的漏极。
多个第二反相器INV2的第四NMOS晶体管N4'的至少一部分可接收第一电源电压VDD，并且多个第二反相器INV2的第四NMOS晶体管N4'的另一部分可接收第二电源电压VSS。例如，在十六个第二反相器INV2的十六个第四NMOS晶体管N4'当中，八个第四NMOS晶体管N4'可接收第一电源电压VDD，并且可保持开启状态。此外，其它八个第四NMOS晶体管N4'可以接收第二电源电压VSS，并且可以保持关断状态。
多个第二反相器INV2的第四PMOS晶体管P4'可接收多个第二开关信号SWS2。因此，第四PMOS晶体管P4'可分别响应于基于占空比码DUTY_CODE生成的多个第二开关信号SWS2而选择性地开启或关断。因此，可以调节从第二反相电路输出的时钟信号CLK的上升沿的延迟时间。此外，因为从第二反相电路输出的时钟信号CLK由第六反相器INV6反相，所以可根据开启的第四PMOS晶体管P4'的数量来调节延迟电路200输出的时钟信号CLK的下降沿的延迟时间。
图7是示出根据本发明构思的示例实施例的时钟误差校正装置的框图，图8是用于描述根据本发明构思的示例实施例的时钟误差校正装置的操作的示例的示图。
参照图7，时钟误差校正装置300可对具有不同相位的多个时钟信号CLK1、CLK2、CLK3及CLK4执行相位校正操作及占空比校正操作两者。在一些示例实施例中，时钟误差校正装置300可以对四相位时钟信号或者具有预定相位差的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4执行相位校正操作和占空比校正操作。例如，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可为被设计为具有约90度的相位差的四相位时钟信号，第一时钟信号CLK1可为对应于约0度的相位的同相时钟信号，第二时钟信号CLK2可为对应于约90度的相位的正交时钟信号，第三时钟信号CLK3可为与同相时钟信号相反且对应于约180度的相位的时钟信号，并且第四时钟信号CLK4可为与正交时钟信号相反且对应于约270度的相位的时钟信号。时钟误差校正装置300可包括多个延迟电路322、324、326和328、多路径选择电路340、相位检测器360和码控制电路380。
多个延迟电路322、324、326及328可分别在多个时钟信号CLK1、CLK2、CLK3和CLK4的路径中。在一些示例实施例中，如图7所示，第一延迟电路322可以在第一时钟信号CLK1的路径中，第二延迟电路324可以在第二时钟信号CLK2的路径中，第三延迟电路326可以在第三时钟信号CLK3的路径中，并且第四延迟电路322可以在第四时钟信号CLK4的路径中。第一延迟电路322、第二延迟电路324、第三延迟电路326和第四延迟电路328中的每一个可以被实现为图1的延迟电路100、图5的延迟电路等。
多路径选择电路340可输出选自多个时钟信号CLK1、CLK2、CLK3和CLK4的两个输出信号。在时钟误差校正装置300执行相位校正操作的相位校正时段中，多路径选择电路340可被配置为选择从所述多个延迟电路322、324、326和328输出的所述多个时钟信号CLK1、CLK2、CLK3和CLK4中的两个相邻的时钟信号，并且可被配置为将所述两个相邻的时钟信号中的一个延迟一个时钟间隔。此外，在时钟误差校正装置300执行占空比校正操作的占空比校正时段中，多路径选择电路340可被配置为选择从多个延迟电路322、324、326和328输出的多个时钟信号CLK1、CLK2、CLK3和CLK4中的两个相反的时钟信号，并可被配置为将两个相反的时钟信号中的一个反相。
在一些示例实施例中，相位校正操作可以包括第一子时段、第二子时段、第三子时段和第四子时段，并且时钟误差校正装置300的校正周期可以包括相位校正操作的第一子时段、相位校正操作的第二子时段、相位校正操作的第三子时段、相位校正操作的第四子时段和占空比校正时段。在相位校正操作的第一子时段中，多路径选择电路340可被配置为选择第一时钟信号CLK1和第二时钟信号CLK2，并且可被配置为将第一时钟信号CLK1延迟所述时钟间隔。此外，在相位校正操作的第二子时段中，多路径选择电路340可被配置为选择第二时钟信号CLK2和第三时钟信号CLK3，并且可被配置为将第二时钟信号CLK2延迟所述时钟间隔。此外，在相位校正操作的第三子时段中，多路径选择电路340可被配置为选择第三时钟信号CLK3和第四时钟信号CLK4，并且可被配置为将第三时钟信号CLK3延迟所述时钟间隔。此外，在相位校正操作的第四子时段中，多路径选择电路340可被配置为选择第四时钟信号CLK4和第一时钟信号CLK1，并且可被配置为将第四时钟信号CLK4延迟所述时钟间隔。在占空比校正时段中选择的两个相反的时钟信号可以在每个校正周期中改变。例如，在第一校正周期的占空比校正时段中，多路径选择电路340可被配置为选择第一时钟信号CLK1和第三时钟信号CLK3，并且可被配置为通过将第一时钟信号CLK1反相来输出第一反相时钟信号和第三时钟信号CLK3。此外，在第一校正周期之后的第二校正周期的占空比校正时段中，多路径选择电路340可被配置为选择第二时钟信号CLK2和第四时钟信号CLK4，并且可被配置为通过将第二时钟信号CLK2反相来输出第二反相时钟信号和第四时钟信号CLK4。此外，在第二校正周期之后的第三校正周期的占空比校正时段中，多路径选择电路340可被配置为选择第三时钟信号CLK3和第一时钟信号CLK1，并且可被配置为通过将第三时钟信号CLK3反相来输出第三反相时钟信号和第一时钟信号CLK1。此外，在第三校正周期之后的第四校正周期的占空比校正时段中，多路径选择电路340可被配置为选择第四时钟信号CLK4和第二时钟信号CLK2，并且可被配置为通过将第四时钟信号CLK4反相来输出第四反相时钟信号和第二时钟信号CLK2。
相位检测器360可被配置为比较从多路径选择电路340输出的两个时钟信号的相位。在一些示例实施例中，相位检测器360可以是继电器式(bang-bang)相位检测器。相位检测器360可以被配置为在相位校正时段中比较从多路径选择电路340输出的两个相邻的时钟信号的相位，并且可以被配置为在占空比校正时段中比较从多路径选择电路340输出的两个相反的时钟信号的相位。在一些示例实施例中，相位检测器360可以被配置为比较所接收的两个时钟信号的第一边沿(例如，上升沿)。
例如，相位检测器360可被配置为在相位校正时段的第一子时段中比较第二时钟信号CLK2的第一边沿与延迟了一个时钟间隔的第一时钟信号CLK1的第一边沿，可被配置为在相位校正时段的第二子时段中比较第三时钟信号CLK3的第一边沿与延迟了一个时钟间隔的第二时钟信号CLK2的第一边沿，可被配置为在相位校正时段的第三子时段中比较第四时钟信号CLK4的第一边沿与延迟了一个时钟间隔的第三时钟信号CLK3的第一边沿，并且可被配置为在相位校正时段的第四子时段中比较第一时钟信号CLK1的第一边沿与延迟了一个时钟间隔的第四时钟信号CLK4的第一边沿。此外，相位检测器360可被配置为在第一校正周期的占空比校正时段中将第一反相时钟信号的第一边沿与第三时钟信号CLK3的第一边沿进行比较，可被配置为在第二校正周期的占空比校正时段中将第二反相时钟信号的第一边沿与第四时钟信号CLK4的第一边沿进行比较，可被配置为在第三校正周期的占空比校正时段中将第三反相时钟信号的第一边沿与第一时钟信号CLK1的第一边沿进行比较，并且可被配置为在第四校正周期的占空比校正时段中将第四反相时钟信号的第一边沿与第二时钟信号CLK2的第一边沿进行比较。
码控制电路380可以被配置为存储用于时钟间隔的间隔码INTV_CODE、多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4以及多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4。间隔码INTV_CODE可以用于调节在相位校正操作中使用的时钟间隔。在一些示例实施例中，码控制电路380可以被配置为存储用于第二时钟信号CLK2的第二延迟码DLY_CODE2、用于第三时钟信号CLK3的第三延迟码DLY_CODE3和用于第四时钟信号CLK4的第四延迟码DLY_CODE4作为多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4。在一些示例实施例中，码控制电路380还可包括用于第一时钟信号CLK1的第一延迟码，并且第一延迟码可被设置为默认延迟码。此外，在一些示例实施例中，码控制电路380可以被配置为存储用于第一时钟信号CLK1的第一占空比码DUTY_CODE1、用于第二时钟信号CLK2的第二占空比码DUTY_CODE2、用于第三时钟信号CLK3的第三占空比码DUTY_CODE3、以及用于第四时钟信号CLK4的第四占空比码DUTY_CODE4作为多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4。
码控制电路380可被配置为在相位校正时段中响应于相位检测器360的输出信号来调节间隔码INTV_CODE和多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4，并且可被配置为在占空比校正时段中响应于相位检测器360的输出信号来调节多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4。例如，码控制电路380可以被配置为在相位校正时段的第一子时段中响应于相位检测器380的输出信号来调节第二延迟码DLY_CODE2，可以被配置为在相位校正时段的第二子时段中响应于相位检测器380的输出信号来调节第三延迟码DLY_CODE3，可以被配置为在相位校正时段的第三子时段中响应于相位检测器380的输出信号来调节第四延迟码DLY_CODE4，并且可以被配置为在相位校正时段的第四子时段中响应于相位检测器380的输出信号来调节间隔码INTV_CODE。此外，码控制电路380可以被配置为在第一校正周期的占空比校正时段中响应于相位检测器380的输出信号来调节第一占空比码DUTY_CODE1，可以被配置为在第二校正周期的占空比校正时段中响应于相位检测器380的输出信号来调节第二占空比码DUTY_CODE2，可以被配置为在第三校正周期的占空比校正时段中响应于相位检测器380的输出信号来调节第三占空比码DUTY_CODE3，并且可以被配置为在第四校正周期的占空比校正时段中响应于相位检测器380的输出信号来调节第四占空比码DUTY_CODE4。
多个延迟电路322、324、326和328中的每一个可以被配置为响应于多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4中的对应延迟码来调节多个时钟信号CLK1、CLK2、CLK3和CLK4中的对应时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且可以被配置为响应于多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4中的对应占空比码来调节对应时钟信号的第一边沿和第二边沿中的一个的第二延迟时间。第一延迟电路322可以被配置为响应于被设置为默认延迟码的第一延迟码而将第一时钟信号CLK1的第一延迟时间保持为默认延迟时间，并且可以被配置为响应于第一占空比码DUTY_CODE1而调节第一时钟信号CLK1的下降沿的第二延迟时间。此外，第二延迟电路324可被配置为响应于第二延迟码DLY_CODE2而调节第二时钟信号CLK2的第一延迟时间，并且可被配置为响应于第二占空比码DUTY_CODE2而调节第二时钟信号CLK2的下降沿的第二延迟时间。此外，第三延迟电路326可被配置为响应于第三延迟码DLY_CODE3而调节第三时钟信号CLK3的第一延迟时间，并且可被配置为响应于第三占空比码DUTY_CODE3而调节第三时钟信号CLK3的下降沿的第三延迟时间。此外，第四延迟电路328可被配置为响应于第四延迟码DLY_CODE4而调节第四时钟信号CLK4的第一延迟时间，并且可被配置为响应于第四占空比码DUTY_CODE4而调节第四时钟信号CLK4的下降沿的第二延迟时间。
此外，多路径选择电路340可被配置为响应于间隔码INTV_CODE而调节时钟间隔。例如，多路径选择电路340可以随着间隔码INTV_CODE的增大而减小时钟间隔，并且可以随着间隔码INTV_CODE的减小而增大时钟间隔。
可通过上述操作来校正多个时钟信号CLK1、CLK2、CLK3和CLK4的相位误差和占空比误差。例如，如图8所示，可以在相位校正时段的第一子时段中调节第二时钟信号CLK2的第一延迟时间，使得第一时钟信号CLK1的上升沿RE1和第二时钟信号CLK2的上升沿RE2具有时钟间隔延迟，可以在相位校正时段的第二子时段中调节第三时钟信号CLK3的第一延迟时间，使得第二时钟信号CLK2的上升沿RE2和第三时钟信号CLK3的上升沿RE3具有时钟间隔延迟，可以在相位校正时段的第三子时段中调节第四时钟信号CLK4的第一延迟时间，使得第三时钟信号CLK3的上升沿RE3和第四时钟信号CLK4的上升沿RE4具有时钟间隔延迟，并且可以在相位校正时段的第四子时段中调节时钟间隔，使得第四时钟信号CLK4的上升沿RE4和第一时钟信号CLK1的上升沿RE1具有时钟间隔延迟。通过相位校正时段中的这种相位校正操作，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4可具有期望的相位差(例如，约90度的相位差)，并且可校正第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4之间的相位误差。此外，在每个占空比校正时段中，可以通过比较一个时钟信号(例如，CLK1)的下降沿(例如，FE1)和与该一个时钟信号相反的时钟信号(例如，CLK3)的上升沿(例如，RE3)来调节该一个时钟信号(例如，CLK1)的下降沿(例如，FE1)的第二延迟时间，从而可以调节该一个时钟信号(例如，CLK1)的占空比。因此，可在四个校正周期的四个占空比校正时段中调节第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的下降沿的第二延迟时间，从而可调节第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的占空比。通过占空比校正时段中的这种占空比校正操作，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的每一个可具有期望的占空比，并且可校正第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的每一个的占空比误差。
图9是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的多相位选择电路的示例的框图。
参照图9，多路径选择电路340可包括第一路径PATH1、第二路径PATH2、第三路径PATH3、第四路径PATH4、第一多路复用器MUX1、第二多路复用器MUX2、第三多路复用器MUX3和第四多路复用器MUX4。
第一路径PATH1可以没有部件(例如，没有有源部件)。第二路径PATH2可包括第一反相器341。第一反相器341可被配置为对输入信号进行反相，并且可具有第三延迟时间。第三路径PATH3可包括延迟电路345。延迟电路345可以响应于间隔码INTV_CODE而执行将输入信号延迟一个时钟间隔的延迟操作。第四路径PATH4可包括串联连接的第二反相器342和第三反相器343。一组第二反相器342和第三反相器343可具有与第一反相器341的延迟时间大体上相同的第三延迟时间。
第一多路复用器MUX1可在相位校正时段中将第一时钟信号CLK1至第四时钟信号CLK4中的一个提供给第一路径PATH1，并可在占空比校正时段中将第一时钟信号CLK1至第四时钟信号CLK4中的一个提供给第二路径PATH2。例如，第一多路复用器MUX1可在相位校正时段的第一子时段中向第一路径PATH1提供第二时钟信号CLK2，可在相位校正时段的第二子时段中向第一路径PATH1提供第三时钟信号CLK3，可在相位校正时段的第三子时段中向第一路径PATH1提供第四时钟信号CLK4，并且可在相位校正时段的第四子时段中向第一路径PATH1提供第一时钟信号CLK1。此外，第一多路复用器MUX1可在第一校正周期的占空比校正时段中将第一时钟信号CLK1提供给第二路径PATH2，可在第二校正周期的占空比校正时段中将第二时钟信号CLK2提供给第二路径PATH2，可在第三校正周期的占空比校正时段中将第三时钟信号CLK3提供给第二路径PATH2，并且可在第四校正周期的占空比校正时段中将第四时钟信号CLK4提供给第二路径PATH2。
第二多路复用器MUX2可在相位校正时段中将第一时钟信号CLK1至第四时钟信号CLK4中的一个提供给第三路径PATH3，并可在占空比校正时段中将第一时钟信号CLK1至第四时钟信号CLK4中的一个提供给第四路径PATH4。例如，第二多路复用器MUX2可在相位校正时段的第一子时段中向第三路径PATH3提供第一时钟信号CLK1，可在相位校正时段的第二子时段中向第三路径PATH3提供第二时钟信号CLK2，可在相位校正时段的第三子时段中向第三路径PATH3提供第三时钟信号CLK3，并且可在相位校正时段的第四子时段中向第三路径PATH3提供第四时钟信号CLK4。此外，第二多路复用器MUX2可在第一校正周期的占空比校正时段中将第三时钟信号CLK3提供给第四路径PATH4，可在第二校正周期的占空比校正时段中将第四时钟信号CLK4提供给第四路径PATH4，可在第三校正周期的占空比校正时段中将第一时钟信号CLK1提供给第四路径PATH4，并且可在第四校正周期的占空比校正时段中将第二时钟信号CLK2提供给第四路径PATH4。
第三多路复用器MUX3可在相位校正时段中将从第一路径PATH1输出的信号提供给相位检测器作为相位检测器的第一输入信号IN1，并且可在占空比校正时段中将从第二路径PATH2输出的信号提供给相位检测器作为相位检测器的第一输入信号IN1。此外，第四多路复用器MUX4可在相位校正时段中将从第三路径PATH3输出的信号提供给相位检测器作为相位检测器的第二输入信号IN2，并且可在占空比校正时段中将从第四路径PATH4输出的信号提供给相位检测器作为相位检测器的第二输入信号IN2。
图10是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的相位检测器的示例的示图。
参照图10，相位检测器360可以包括比较电路362和触发器364。
比较电路362可被配置为通过比较从多路径选择电路接收的第一输入信号IN1的上升沿和从多路径选择电路接收的第二输入信号IN2的上升沿来生成输出信号OUT。在一些示例实施例中，比较电路362可以包括第一晶体管T1至第十四晶体管T14。在第一输入信号IN1的上升沿超前于第二输入信号IN2的上升沿的情况下，第一节点N1的电压可以通过开启的第一晶体管T1和第二晶体管T2转变为低电平，并且第二节点N2的电压可以通过开启的第七晶体管T7和第八晶体管T8转变为高电平。此外，由于开启的第九晶体管T9、第十晶体管T10和第十四晶体管T14，输出信号OUT可转变为高电平，并且反相输出信号OUTB可转变为低电平。此外，在第二输入信号IN2的上升沿超前于第一输入信号IN1的上升沿的情况下，第二节点N2的电压可以通过开启的第五晶体管T5和第六晶体管T6转变为低电平，并且第一节点N1的电压可以通过开启的第三晶体管T3和第四晶体管T4转变为高电平。此外，由于开启的第十一晶体管T11、第十二晶体管T12和第十三晶体管T13，输出信号OUT可转变为低电平，并且反相输出信号OUTB可转变为高电平。
触发器364可被配置为在第二输入信号IN2的下降沿处捕获并输出比较电路362的输出信号OUT。因此，在第一输入信号IN1的上升沿超前于第二输入信号IN2的上升沿的情况下，相位检测器360可以被配置为在第二输入信号IN2的下降沿处输出具有高电平的输出信号OUT。此外，在第一输入信号IN1的上升沿滞后于第二输入信号IN2的上升沿的情况下，相位检测器360可以被配置为在第二输入信号IN2的下降沿处输出具有低电平的输出信号OUT。在一些示例实施例中，触发器364可为D触发器DFF。
图11是示出根据本发明构思的示例实施例的包括在时钟误差校正装置中的码控制电路的示例的框图。
参照图11，码控制电路380可以包括第一移位寄存器382、第一加法器384、第二移位寄存器386和第二加法器388。
第一移位寄存器382可以被配置为存储多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4以及间隔码INTV_CODE，并且可以被配置为响应于相位校正时钟信号PC_CLK而对多个延迟码DLY_CODE2、DLY_CODE3和DLY_CODE4以及间隔码INTV_CODE进行移位。第一移位寄存器382可包括多个寄存器REG。第一加法器384可以被配置为将相位检测器的输出信号OUT与从第一移位寄存器382输出的码相加。
第二移位寄存器386可以被配置为存储多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4，并且可以被配置为响应于占空比校正时钟信号DC_CLK而对多个占空比码DUTY_CODE1、DUTY_CODE2、DUTY_CODE3和DUTY_CODE4进行移位。第二移位寄存器386可以包括多个寄存器REG。第二加法器388可以被配置为将相位检测器的输出信号OUT与从第二移位寄存器386输出的码相加。
图12是示出根据本发明构思的示例实施例的时钟误差校正装置的校正循环的示例的示图，图13是示出根据本发明构思的示例实施例的时钟误差校正装置的操作的示例的时序图。
参照图7、图9、图12和图13，时钟误差校正装置300的校正周期CP可以包括相位校正时段PCP的第一子时段PCP_SUB1、相位校正时段PCP的第二子时段PCP_SUB2、相位校正时段PCP的第三子时段PCP_SUB3、相位校正时段PCP的第四子时段PCP_SUB4和占空比校正时段DCP。此外，与校正周期CP相对应的校正循环可以包括在相位校正时段PCP的第一子时段PCP_SUB1中针对第二时钟信号CLK2的第一相位校正操作PC1、在相位校正时段PCP的第二子时段PCP_SUB2中针对第三时钟信号CLK3的第二相位校正操作PC2、在相位校正时段PCP的第三子时段PCP_SUB3中针对第四时钟信号CLK4的第三相位校正操作PC3、在相位校正时段PCP的第四子时段PCP_SUB4中针对时钟间隔INTV的第四相位校正操作PC4、以及在占空比校正时段DCP中针对每个时钟信号的下降沿CLK1_FE、CLK2_FE、CLK3_FE或CLK4_FE的占空比校正操作DC。在占空比校正时段DCP中对其执行占空比校正操作DC的时钟信号可以在每个校正周期CP中改变。
在相位校正时段PCP的第一子时段PCP_SUB1中，第一多路复用器MUX1可以将第二时钟信号CLK2输出到第一路径PATH1，并且第二多路复用器MUX2可以将第一时钟信号CLK1输出到第三路径PATH3。第三路径PATH3可将第一时钟信号CLK1延迟时钟间隔INTV。第三多路复用器MUX3可将第一路径PATH1的第二时钟信号CLK2输出至相位检测器360，并且第四多路复用器MUX4可将延迟了时钟间隔INTV的第三路径PATH3的第一时钟信号CLK1输出至相位检测器360。相位检测器360可将第二时钟信号CLK2的上升沿与延迟了时钟间隔INTV的第一时钟信号CLK1的上升沿进行比较。在第二时钟信号CLK2的上升沿超前于延迟了时钟间隔INTV的第一时钟信号CLK1的上升沿的情况下，相位检测器360可以在延迟了时钟间隔INTV的第一时钟信号CLK1的下降沿处输出具有低电平的输出信号。码控制电路380可以响应于具有低电平的输出信号和相位校正时钟信号PC_CLK而将第二延迟码DLY_CODE2减小1。第二延迟电路324可以响应于第二延迟码DLY_CODE2减小1而增加第二时钟信号CLK2的第一延迟时间。因此，可以执行校正第二时钟信号CLK2的相位误差的第一相位校正操作PC1。以此方式，可在相位校正时段PCP的第二子时段PCP_SUB2中执行校正第三时钟信号CLK3的相位误差的第二相位校正操作PC2，并且可在相位校正时段PCP的第三子时段PCP_SUB3中执行校正第四时钟信号CLK4的相位误差的第三相位校正操作PC3。
在相位校正时段PCP的第四子时段PCP_SUB4中，相位检测器360可将第一时钟信号CLK1的上升沿与延迟了时钟间隔INTV的第四时钟信号CLK4的上升沿进行比较。在第一时钟信号CLK1的上升沿超前于延迟了时钟间隔INTV的第四时钟信号CLK4的上升沿的情况下，相位检测器360可以在延迟了时钟间隔INTV的第四时钟信号CLK4的下降沿处输出具有低电平的输出信号。码控制电路380可以响应于具有低电平的输出信号和相位校正时钟信号PC_CLK，将间隔码INTV_CODE增加1。第三路径PATH3的延迟电路345可响应于间隔码INTV_CODE增加1而减小时钟间隔INTV。因此，可执行针对时钟间隔INTV的第四相位校正操作PC4。可以重复这些第一相位校正操作PC1至第四相位校正操作PC4。因此，第一时钟信号CLK1至第四时钟信号CLK4可具有对应于第一时钟信号CLK1的周期的约四分之一的时钟间隔INTV，并且可具有期望的相位差。
占空比校正时段DCP可以在当前相位校正时段PCP和下一相位校正时段PCP之间。在图13的示例中，在占空比校正时段DCP中，第一多路复用器MUX1可将第三时钟信号CLK3输出到第二路径PATH2，并且第二多路复用器MUX2可将第一时钟信号CLK1输出到第四路径PATH4。第二路径PATH2的第一反相器341可通过将第三时钟信号CLK3反相来生成第三反相时钟信号/CLK3，并可将第三反相时钟信号/CLK3延迟第三延迟时间DT3。第四路径PATH4的第二反相器342和第三反相器343可将第一时钟信号CLK1延迟第三延迟时间DT3。第三多路复用器MUX3可将第二路径PATH2的第三反相时钟信号/CLK3输出至相位检测器360，并且第四多路复用器MUX4可将第四路径PATH4的第一时钟信号CLK1输出至相位检测器360。相位检测器360可将第三反相时钟信号/CLK3的上升沿与第一时钟信号CLK1的上升沿进行比较。在第三反相时钟信号/CLK3的上升沿滞后于第一时钟信号CLK1的上升沿的情况下，相位检测器360可输出在第一时钟信号CLK1的下降沿处具有高电平的输出信号。码控制电路380可响应于具有高电平的输出信号和占空比校正时钟信号DC_CLK将第三占空比码DUTY_CODE3增加1。第三延迟电路326可响应于第三占空比码DUTY_CODE3增加1而减少第三时钟信号CLK3的下降沿的第二延迟时间。因此，第三时钟信号CLK3的占空比可减小，并且可执行校正第三时钟信号CLK3的占空比误差的占空比校正操作DC。可以在四个校正周期CP中的四个占空比校正时段DCP中分别校正第一时钟信号CLK1至第四时钟信号CLK4的占空比误差。
图14是示出根据本发明构思的示例实施例的时钟误差校正装置的校正循环的另一示例的示图。
参照图7和图14，时钟误差校正装置300的校正周期可以包括相位校正时段PCP的第一子时段PCP_SUB1、占空比校正时段DCP的第一子时段DCP_SUB1、相位校正时段PCP的第二子时段PCP_SUB2、占空比校正时段DCP的第二子时段DCP_SUB2、相位校正时段PCP的第三子时段PCP_SUB3、占空比校正时段DCP的第三子时段DCP_SUB3、相位校正时段PCP的第四子时段PCP_SUB4和占空比校正时段DCP的第四子时段DCP_SUB4。
此外，与该校正周期相对应的校正循环可以包括在相位校正时段PCP的第一子时段PCP_SUB1中的第一相位校正操作PC1、在占空比校正时段DCP的第一子时段DCP_SUB1中的第一占空比校正操作DC1、在相位校正时段PCP的第二子时段PCP_SUB2中的第二相位校正操作PC2、在占空比校正时段DCP的第二子时段DCP_SUB2中的第二占空比校正操作DC2、在相位校正时段PCP的第三子时段PCP_SUB3中的第三相位校正操作PC3、在占空比校正时段DCP的第三子时段DCP_SUB3中的第三占空比校正操作DC3、在相位校正时段PCP的第四子时段PCP_SUB4中的第四相位校正操作PC4、以及在占空比校正时段DCP的第四子时段DCP_SUB4中的第四占空比校正操作DC4。
例如，相位校正时段PCP的第一子时段PCP_SUB1中的第一相位校正操作PC1可调节第二时钟信号CLK2的第一延迟时间，使得第一时钟信号CLK1的上升沿和第二时钟信号CLK2的上升沿具有时钟间隔INTV延迟。占空比校正时段DCP的第一子时段DCP_SUB1中的第一占空比校正操作DC1可以通过将第一时钟信号CLK1的下降沿CLK1_FE与第三时钟信号CLK3的上升沿进行比较来调节第一时钟信号CLK1的下降沿CLK1_FE的第二延迟时间。相位校正时段PCP的第二子时段PCP_SUB2中的第二相位校正操作PC2可调节第三时钟信号CLK3的第一延迟时间，使得第二时钟信号CLK2的上升沿和第三时钟信号CLK3的上升沿具有时钟间隔INTV延迟。占空比校正时段DCP的第二子时段DCP_SUB2中的第二占空比校正操作DC2可以通过将第二时钟信号CLK2的下降沿CLK2_FE与第四时钟信号CLK4的上升沿进行比较来调节第二时钟信号CLK2的下降沿CLK2_FE的第二延迟时间。相位校正时段PCP的第三子时段PCP_SUB3中的第三相位校正操作PC3可调节第四时钟信号CLK4的第一延迟时间，使得第三时钟信号CLK3的上升沿和第四时钟信号CLK4的上升沿具有时钟间隔INTV延迟。占空比校正时段DCP的第三子时段DCP_SUB3中的第三占空比校正操作DC3可以通过将第三时钟信号CLK3的下降沿CLK3_FE与第一时钟信号CLK1的上升沿进行比较来调节第三时钟信号CLK3的下降沿CLK3_FE的第二延迟时间。相位校正时段PCP的第四子时段PCP_SUB4中的第四相位校正操作PC4可调节时钟间隔INTV延迟，使得第四时钟信号CLK4的上升沿和第一时钟信号CLK1的上升沿具有时钟间隔INTV延迟。占空比校正时段DCP的第四子时段DCP_SUB4中的第四占空比校正操作DC4可以通过将第四时钟信号CLK4的下降沿CLK4_FE与第二时钟信号CLK2的上升沿进行比较来调节第四时钟信号CLK4的下降沿CLK4_FE的第二延迟时间。
图15是示出根据本发明构思的示例实施例的包括时钟误差校正装置的电子装置的框图。
参照图15，电子装置400可以包括生成多相位时钟信号MP_CLK的时钟发生器420、对多相位时钟信号MP_CLK执行校正操作的时钟误差校正装置440、以及与从时钟误差校正装置440输出的多相位时钟信号MP_CLK同步地操作的内部电路460。时钟误差校正装置440可校正多相位时钟信号MP_CLK的相位误差和占空比误差中的一者或两者，并且内部电路460可基于从时钟误差校正装置440输出的多相位时钟信号MP_CLK而无误差地正常操作。
图16是示出根据本发明构思的示例实施例的包括时钟误差校正装置的存储器装置的框图。
参照图16，存储器装置500可包括被配置为存储数据的存储器核520、执行用于多相位时钟信号MP_CLK的校正操作的时钟误差校正装置540、以及被配置为响应于从时钟误差校正装置540输出的多相位时钟信号MP_CLK而将输出数据DQ传输到存储器控制器的数据传输器560。时钟误差校正装置540可校正多相位时钟信号MP_CLK的相位误差和占空比误差中的一者或两者，并且数据传输器560可基于从时钟误差校正装置540输出的多相位时钟信号MP_CLK无误差地正常传送输出数据DQ。
本发明构思可以应用于使用时钟信号的各种半导体电路或电子装置。例如，本发明构思可应用于诸如个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、笔记本计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏控制台、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等的系统。
以上是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例性实施例，但是本领域技术人员将容易地理解，在示例实施例中可以进行许多修改，而不会实质上背离示例实施例的新颖教导和优点。因此，所有这些修改都旨在被包括在如权利要求中限定的示例实施例的范围内。因此，应当理解，以上是对各种示例实施例的说明，而不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种用于时钟信号的延迟电路，所述延迟电路包括：
第一信号发生器，其被配置为基于延迟码生成多个第一开关信号；
第一反相电路，其包括响应于所述多个第一开关信号而选择性地开启的多个第一反相器，所述第一反相电路被配置为调节所述时钟信号的第一边沿和第二边沿两者的第一延迟时间；
第二信号发生器，其被配置为基于占空比码生成多个第二开关信号；以及
第二反相电路，其包括多个第二上拉单元和多个第二下拉单元，所述多个第二上拉单元中的相应的第二上拉单元或所述多个第二下拉单元中的相应的第二下拉单元响应于所述多个第二开关信号中的相应的第二开关信号而选择性地开启，所述第二反相电路被配置为调节所述时钟信号的第一边沿、所述第二边沿、或所述时钟信号的第一边沿和所述第二边沿两者的第二延迟时间。
2.根据权利要求1所述的延迟电路，其中，所述多个第一反相器包括：
多个第一上拉单元，其并联连接在第一电源线与输出节点之间；以及
多个第一下拉单元，其并联连接在所述输出节点与第二电源线之间，
其中，所述多个第一下拉单元中的每一个包括：
第一NMOS晶体管，其被配置为接收所述时钟信号；以及
第二NMOS晶体管，其被配置为接收所述多个第一开关信号中的对应一个，并且
其中，所述多个第一上拉单元中的每一个包括：
第一PMOS晶体管，其被配置为接收所述时钟信号；以及
第二PMOS晶体管，其被配置为接收所述多个第一开关信号中的所述对应一个的反相信号。
3.根据权利要求2所述的延迟电路，其中，所述第一反相电路还包括：
第三反相器，其与所述多个第一反相器并联连接，并且
其中，所述第三反相器包括：
PMOS晶体管，其连接在所述第一电源线与所述输出节点之间，并被配置为接收所述时钟信号；以及
NMOS晶体管，其连接在所述输出节点与所述第二电源线之间，并且被配置为接收所述时钟信号。
4.根据权利要求1所述的延迟电路，
其中，所述多个第二上拉单元并联连接在第一电源线与输出节点之间；并且
其中，所述多个第二下拉单元并联连接在所述输出节点与第二电源线之间，所述多个第二下拉单元中的所述相应的第二下拉单元响应于所述多个第二开关信号而选择性地开启，
其中，所述多个第二下拉单元中的每一个包括：
第三NMOS晶体管，其被配置为接收所述时钟信号；以及
第四NMOS晶体管，其被配置为接收所述多个第二开关信号中的对应一个，并且
其中，所述多个第二上拉单元中的至少一个包括：
第三PMOS晶体管，其被配置为接收所述时钟信号；以及
第四PMOS晶体管，其被配置为接收第二电源电压。
5.根据权利要求4所述的延迟电路，其中，所述第二反相电路还包括：
第四反相器，其与所述多个第二反相器并联连接，并且
其中，所述第四反相器包括：
PMOS晶体管，其连接在所述第一电源线与所述输出节点之间，并且被配置为接收所述时钟信号；以及
NMOS晶体管，其连接在所述输出节点与所述第二电源线之间，并且被配置为接收所述时钟信号。
6.根据权利要求1所述的延迟电路，
其中，所述多个第二上拉单元并联连接在第一电源线与输出节点之间，所述多个第二上拉单元中的所述相应的第二上拉单元响应于所述多个第二开关信号而选择性地开启；并且
其中，所述多个第二下拉单元并联连接在所述输出节点与第二电源线之间，
其中，所述多个第二上拉单元中的每一个包括：
第三PMOS晶体管，其被配置为接收所述时钟信号；以及
第四PMOS晶体管，其被配置为接收所述多个第二开关信号中的对应一个，并且
其中，所述多个第二下拉单元中的至少一个包括：
第三NMOS晶体管，其被配置为接收所述时钟信号；以及
第四NMOS晶体管，其被配置为接收第一电源电压。
7.根据权利要求1所述的延迟电路，还包括：
第五反相器，其被配置为将从所述第一反相电路输出的时钟信号反相；以及
第六反相器，其被配置为将从所述第二反相电路输出的时钟信号反相。
8.根据权利要求1所述的延迟电路，其中，所述第一信号发生器包括：
第一二进制-温度计转换器，其被配置为将作为二进制码的所述延迟码转换为第一温度计码；以及
第一开关信号生成电路，其被配置为基于所述第一温度计码生成所述多个第一开关信号。
9.根据权利要求1所述的延迟电路，其中，所述第二信号发生器包括：
第二二进制-温度计转换器，其被配置为将作为二进制码的所述占空比码转换为第二温度计码；以及
第二开关信号生成电路，其被配置为基于所述第二温度计码生成所述多个第二开关信号。
10.一种用于具有不同相位的多个时钟信号的时钟误差校正装置，所述时钟误差校正装置包括：
多个延迟电路，其分别在所述多个时钟信号的路径中；
多路径选择电路，其被配置为在相位校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相邻的时钟信号，在所述相位校正时段中将所述两个相邻的时钟信号中的一个延迟一个时钟间隔，在占空比校正时段中选择从所述多个延迟电路输出的所述多个时钟信号中的两个相反的时钟信号，并且在所述占空比校正时段中将所述两个相反的时钟信号中的一个反相；
相位检测器，其被配置为在所述相位校正时段中比较从所述多路径选择电路输出的所述两个相邻的时钟信号的相位，并且在所述占空比校正时段中比较从所述多路径选择电路输出的所述两个相反的时钟信号的相位；以及
码控制电路，其被配置为存储用于所述时钟间隔的间隔码，存储多个延迟码和多个占空比码，在所述相位校正时段中响应于所述相位检测器的输出信号来调节所述间隔码和所述多个延迟码，以及在所述占空比校正时段中响应于所述相位检测器的输出信号来调节所述多个占空比码，
其中，所述多个延迟电路中的每一个被配置为响应于所述多个延迟码中的对应延迟码来调节所述多个时钟信号中的对应时钟信号的第一边沿和第二边沿两者的第一延迟时间，并且响应于所述多个占空比码中的对应占空比码来调节所述对应时钟信号的第一边沿、所述第二边沿、或所述第一边沿和所述第二边沿两者的第二延迟时间。
11.根据权利要求10所述的时钟误差校正装置，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并且
其中，所述时钟误差校正装置的校正周期包括：
所述相位校正时段的第一子时段，在所述第一子时段中调节所述第二时钟信号的所述第一延迟时间，使得所述第一时钟信号的第一边沿和所述第二时钟信号的第一边沿具有所述时钟间隔的延迟，
所述相位校正时段的第二子时段，在所述第二子时段中调节所述第三时钟信号的所述第一延迟时间，使得所述第二时钟信号的第一边沿和所述第三时钟信号的第一边沿具有所述时钟间隔的延迟，
所述相位校正时段的第三子时段，在所述第三子时段中调节所述第四时钟信号的所述第一延迟时间，使得所述第三时钟信号的第一边沿和所述第四时钟信号的第一边沿具有所述时钟间隔的延迟，
所述相位校正时段的第四子时段，在所述第四子时段中调节所述时钟间隔，使得所述第四时钟信号的第一边沿和所述第一时钟信号的第一边沿具有所述时钟间隔的延迟，并且
其中，在所述占空比校正时段中，通过将所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的一个时钟信号的第二边沿与所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中与所述一个时钟信号相反的时钟信号的第一边沿进行比较，来调节所述一个时钟信号的第二边沿的第二延迟时间。
12.根据权利要求10所述的时钟误差校正装置，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，所述多个延迟码中的用于所述第一时钟信号的第一延迟码被设置为默认延迟码，并且所述多个延迟码包括用于所述第二时钟信号的第二延迟码、用于所述第三时钟信号的第三延迟码和用于所述第四时钟信号的第四延迟码，
其中，在所述相位校正时段的第一子时段中，所述多路径选择电路被配置为输出所述第二时钟信号和延迟了所述时钟间隔的所述第一时钟信号，所述相位检测器被配置为将所述第二时钟信号的第一边沿与延迟了所述时钟间隔的所述第一时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第二延迟码，
其中，在所述相位校正时段的第二子时段中，所述多路径选择电路被配置为输出所述第三时钟信号和延迟了所述时钟间隔的所述第二时钟信号，所述相位检测器被配置为将所述第三时钟信号的第一边沿与延迟了所述时钟间隔的所述第二时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第三延迟码，
其中，在所述相位校正时段的第三子时段中，所述多路径选择电路被配置为输出所述第四时钟信号和延迟了所述时钟间隔的所述第三时钟信号，所述相位检测器被配置为将所述第四时钟信号的第一边沿与延迟了所述时钟间隔的所述第三时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第四延迟码，并且
其中，在所述相位校正时段的第四子时段中，所述多路径选择电路被配置为输出所述第一时钟信号和延迟了所述时钟间隔的所述第四时钟信号，所述相位检测器被配置为将所述第一时钟信号的第一边沿与延迟了所述时钟间隔的所述第四时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述间隔码。
13.根据权利要求10所述的时钟误差校正装置，其中所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并且所述多个占空比码包括用于所述第一时钟信号的第一占空比码、用于所述第二时钟信号的第二占空比码、用于所述第三时钟信号的第三占空比码和用于所述第四时钟信号的第四占空比码，
其中，在第一校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第一时钟信号反相来输出第一反相时钟信号和所述第三时钟信号，所述相位检测器被配置为对所述第一反相时钟信号的第一边沿与所述第三时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第一占空比码，
其中，在第二校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第二时钟信号反相来输出第二反相时钟信号和所述第四时钟信号，所述相位检测器被配置为将所述第二反相时钟信号的第一边沿与所述第四时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第二占空比码，
其中，在第三校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第三时钟信号反相来输出第三反相时钟信号和所述第一时钟信号，所述相位检测器被配置为将所述第三反相时钟信号的第一边沿与所述第一时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第三占空比码，并且
其中，在第四校正周期的所述占空比校正时段中，所述多路径选择电路被配置为通过将所述第四时钟信号反相来输出第四反相时钟信号和所述第二时钟信号，所述相位检测器被配置为将所述第四反相时钟信号的第一边沿与所述第二时钟信号的第一边沿进行比较，并且所述码控制电路被配置为响应于所述相位检测器的输出信号来调节所述第四占空比码。
14.根据权利要求10所述的时钟误差校正装置，其中，所述多个时钟信号包括第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，并且
其中，所述时钟误差校正装置的校正周期包括：
所述相位校正时段的第一子时段，在所述相位校正时段的第一子时段中调节所述第二时钟信号的第一延迟时间，使得所述第一时钟信号的第一边沿和所述第二时钟信号的第一边沿具有所述时钟间隔的延迟，
所述占空比校正时段的第一子时段，在所述占空比校正时段的第一子时段中通过比较所述第一时钟信号的第二边沿与所述第三时钟信号的第一边沿来设置所述第一时钟信号的第二边沿的第二延迟时间，
所述相位校正时段的第二子时段，在所述相位校正时段的第二子时段中调节所述第三时钟信号的第一延迟时间，使得所述第二时钟信号的第一边沿和所述第三时钟信号的第一边沿具有所述时钟间隔的延迟，
所述占空比校正时段的第二子时段，在所述占空比校正时段的第二子时段中通过比较所述第二时钟信号的第二边沿与所述第四时钟信号的第一边沿来设置所述第二时钟信号的第二边沿的第二延迟时间，
所述相位校正时段的第三子时段，在所述相位校正时段的第三子时段中调节所述第四时钟信号的第一延迟时间，使得所述第三时钟信号的第一边沿和所述第四时钟信号的第一边沿具有所述时钟间隔的延迟，
所述占空比校正时段的第三子时段，在所述占空比校正时段的第三子时段中通过比较所述第三时钟信号的第二边沿与所述第一时钟信号的第一边沿来设置所述第三时钟信号的第二边沿的第二延迟时间，
所述相位校正时段的第四子时段，在所述相位校正时段的第四子时段中调节所述时钟间隔，使得所述第四时钟信号的第一边沿和所述第一时钟信号的第一边沿具有所述时钟间隔的延迟，以及
所述占空比校正时段的第四子时段，在所述占空比校正时段的第四子时段中通过将所述第四时钟信号的第二边沿与所述第二时钟信号的第一边沿进行比较来设置所述第四时钟信号的第二边沿的第二延迟时间。
15.根据权利要求10所述的时钟误差校正装置，其中，所述多个延迟电路的每一个包括：
第一信号发生器，其被配置为基于所述对应延迟码生成多个第一开关信号；
第一反相电路，其包括多个第一反相器，所述多个第一反相器中的相应反相器响应于所述多个第一开关信号而选择性地开启，所述第一反相电路被配置为调节所述对应时钟信号的第一边沿和第二边沿两者的第一延迟时间；
第二信号发生器，其被配置为基于所述对应占空比码生成多个第二开关信号；以及
第二反相电路，其包括多个上拉单元和多个下拉单元，所述多个上拉单元中的相应上拉单元或所述多个下拉单元中的相应下拉单元响应于所述多个第二开关信号中的相应第二开关信号而选择性地开启，所述第二反相电路被配置为调节所述对应时钟信号的第一边沿、第二边沿、或所述第一边沿和所述第二边沿的第二延迟时间。
16.根据权利要求10所述的时钟误差校正装置，其中，所述多路径选择电路包括：
第一路径；
第二路径，其包括具有第三延迟时间的第一反相器；
第三路径，其包括延迟电路，所述延迟电路被配置为响应于所述间隔码而执行所述时钟间隔的延迟操作；
第四路径，其包括串联连接的第二反相器和第三反相器，并具有所述第三延迟时间；
第一多路复用器，其被配置为在所述相位校正时段中将所述多个时钟信号中的一个提供至所述第一路径，并且在所述占空比校正时段中将所述多个时钟信号中的第一多路复用的时钟信号提供至所述第二路径；
第二多路复用器，其被配置为在所述相位校正时段中将所述多个时钟信号中的一个提供至所述第三路径，并且在所述占空比校正时段中将所述多个时钟信号中的第二多路复用的时钟信号提供至所述第四路径；
第三多路复用器，其被配置为在所述相位校正时段中将从所述第一路径输出的信号提供至所述相位检测器，并且在所述占空比校正时段中将从所述第二路径输出的信号提供至所述相位检测器；以及
第四多路复用器，其被配置为在所述相位校正时段中将从所述第三路径输出的信号提供给所述相位检测器，并且在所述占空比校正时段中将从所述第四路径输出的信号提供至所述相位检测器。
17.根据权利要求10所述的时钟误差校正装置，其中，所述相位检测器包括：
比较电路，其被配置为通过比较从所述多路径选择电路接收的第一输入信号的上升沿和从所述多路径选择电路接收的第二输入信号的上升沿来生成输出信号；以及
触发器，其被配置为响应于所述第二输入信号的下降沿而捕获所述比较电路的输出信号。
18.根据权利要求10所述的时钟误差校正装置，其中，所述码控制电路包括：
第一移位寄存器，其被配置为存储所述多个延迟码并存储所述间隔码，并且响应于相位校正时钟信号来移位所述多个延迟码和所述间隔码；
第一加法器，其被配置为将所述相位检测器的输出信号与从所述第一移位寄存器输出的码相加；
第二移位寄存器，其被配置为存储所述多个占空比码，并且响应于占空比校正时钟信号而移位所述多个占空比码；以及
第二加法器，其被配置为将所述相位检测器的输出信号与从所述第二移位寄存器输出的码相加。
19.一种用于具有不同相位的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的时钟误差校正装置，所述时钟误差校正装置包括：
第一延迟电路、第二延迟电路、第三延迟电路和第四延迟电路，其分别在所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的路径中；
多路径选择电路，其被配置为在相位校正时段的第一子时段中输出所述第二时钟信号和延迟了一个时钟间隔的所述第一时钟信号，在所述相位校正时段的第二子时段中输出所述第三时钟信号和延迟了所述时钟间隔的所述第二时钟信号，在所述相位校正时段的第三子时段中输出所述第四时钟信号和延迟了所述时钟间隔的所述第三时钟信号，在所述相位校正时段的第四子时段中输出所述第一时钟信号和延迟了所述时钟间隔的所述第四时钟信号，并且通过在所述占空比校正时段中将所述第一时钟信号反相来输出第一反相时钟信号和所述第三时钟信号；
相位检测器，其被配置为在所述相位校正时段的第一子时段中比较所述第二时钟信号的上升沿和延迟了所述时钟间隔的所述第一时钟信号的上升沿，在所述相位校正时段的第二子时段中比较所述第三时钟信号的上升沿和延迟了所述时钟间隔的所述第二时钟信号的上升沿，在所述相位校正时段的第三子时段中比较所述第四时钟信号的上升沿和延迟了所述时钟间隔的所述第三时钟信号的上升沿，在所述相位校正时段的第四子时段中比较所述第一时钟信号的上升沿和延迟了所述时钟间隔的所述第四时钟信号的上升沿，以及在所述占空比校正时段中比较所述第一反相时钟信号的上升沿和所述第三时钟信号的上升沿；以及
码控制电路，其被配置为存储用于所述时钟间隔的间隔码，存储用于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的第一延迟码、第二延迟码、第三延迟码和第四延迟码，以及存储用于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的第一占空比码、第二占空比码、第三占空比码和第四占空比码，在所述相位校正时段的第一子时段中响应于所述相位检测器的输出信号来调节所述第二延迟码，在所述相位校正时段的第二子时段中响应于所述相位检测器的输出信号来调节所述第三延迟码，在所述相位校正时段的第三子时段中响应于所述相位检测器的输出信号来调节所述第四延迟码，在所述相位校正时段的第四子时段中响应于所述相位检测器的输出信号来调节所述间隔码，并且在所述占空比校正时段中响应于所述相位检测器的输出信号来调节所述第一占空比码，
其中，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路和所述第四延迟电路中的每一个被配置为响应于所述第一延迟码、所述第二延迟码、所述第三延迟码和所述第四延迟码中的相应延迟码来调节所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的相应时钟信号的上升沿和下降沿两者的第一延迟时间，并且被配置为响应于所述第一占空比码、所述第二占空比码、所述第三占空比码和所述第四占空比码中的相应占空比码来调节所述相应时钟信号的上升沿、下降沿或上升沿和下降沿两者的第二延迟时间，并且
其中，所述多路径选择电路被配置以响应于所述间隔码调节所述时钟间隔。
20.根据权利要求19的时钟误差校正装置，其中，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路和所述第四延迟电路的每一个包括：
第一信号发生器，其被配置为基于所述对应延迟码生成多个第一开关信号；
第一反相电路，其包括多个第一反相器，所述多个第一反相器中的相应反相器响应于所述多个第一开关信号而选择性地开启，所述第一反相电路被配置为调节所述对应时钟信号的上升沿和下降沿两者的第一延迟时间；
第二信号发生器，其被配置为基于所述对应占空比码生成多个第二开关信号；以及
第二反相电路，其包括多个上拉单元和多个下拉单元，所述多个上拉单元中的相应上拉单元或所述多个下拉单元中的相应下拉单元响应于所述多个第二开关信号中的相应第二开关信号而选择性地开启，所述第二反相电路被配置为调节所述对应时钟信号的上升沿、下降沿、或上升沿和下降沿两者的第二延迟时间。
CN202211222707.8A 2021-10-13 2022-10-08 延迟电路和包括该延迟电路的时钟误差校正装置 Pending CN115967380A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0135742 2021-10-13
KR1020210135742A KR20230052554A (ko) 2021-10-13 2021-10-13 딜레이 회로 및 이를 포함하는 클록 에러 보정 장치

Publications (1)

Publication Number Publication Date
CN115967380A true CN115967380A (zh) 2023-04-14

Family

ID=85798553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211222707.8A Pending CN115967380A (zh) 2021-10-13 2022-10-08 延迟电路和包括该延迟电路的时钟误差校正装置

Country Status (3)

Country Link
US (1) US11791811B2 (zh)
KR (1) KR20230052554A (zh)
CN (1) CN115967380A (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
WO2009107173A1 (ja) * 2008-02-25 2009-09-03 パナソニック株式会社 位相制御装置及びそれを用いたデータ通信システム
KR101016555B1 (ko) 2008-12-09 2011-02-24 숭실대학교산학협력단 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법
US9412428B2 (en) 2011-04-22 2016-08-09 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
JP5900171B2 (ja) 2012-06-07 2016-04-06 富士通株式会社 デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法
US9602082B2 (en) 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking
US10784845B2 (en) 2018-09-27 2020-09-22 Macom Technology Solutions Holdings, Inc. Error detection and compensation for a multiplexing transmitter
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
KR20210069530A (ko) 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 다위상 신호의 위상을 조절하는 반도체 장치

Also Published As

Publication number Publication date
KR20230052554A (ko) 2023-04-20
US20230110301A1 (en) 2023-04-13
US11791811B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
EP1779517B1 (en) Digital frequency locked delay line
US8901978B2 (en) Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method
US20110133786A1 (en) Semiconductor device
US8912853B2 (en) Dynamic level shifter circuit and ring oscillator using the same
CN109462394B (zh) 时序电路
US7907928B2 (en) High speed, wide frequency-range, digital phase mixer and methods of operation
US11201610B2 (en) Selectable delay buffers and logic cells for dynamic voltage scaling in ultra low voltage designs
US10262704B1 (en) Apparatuses and methods for providing multiphase clock signals
US10422832B2 (en) Sequential circuit, scan chain circuit including the same and integrated circuit including the same
US8149038B1 (en) Techniques for phase adjustment
CN115967380A (zh) 延迟电路和包括该延迟电路的时钟误差校正装置
US8810279B2 (en) Pseudo-static domino logic circuit and apparatuses including same
US20190181843A1 (en) Divider - low power latch
CN107046414B (zh) 相位与频率控制电路和包括其的系统
US7199665B2 (en) Single to dual non-overlapping converter
CN107634739B (zh) 关于可变分频比的分频器
CN111625215A (zh) 全加器和行波进位加法器
US6812750B1 (en) Divided clock generation
KR102441579B1 (ko) 복수의 클락 도메인들을 포함하는 집적 회로
US7518427B2 (en) Apparatus, system, and method for hardened latch
WO2014197004A1 (en) Data storage element and signal processing method
US20210258001A1 (en) High performance cmos divide-by-2
KR20150018109A (ko) 반도체 메모리 장치
JP2014099044A (ja) 半導体装置
KR20030070655A (ko) 반도체 장치의 멀티플렉서 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication