CN111625215A - 全加器和行波进位加法器 - Google Patents

Abstract

本发明涉及全加器和行波进位加法器。全加器包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。

Description

全加器和行波进位加法器

技术领域

本发明涉及全加器和行波进位加法器。

背景技术

全加器(FA)所占用的面积与用于实现全加器的晶体管的数量成正比。因此，随着晶体管总数减少，全加器所占用的面积同样会减少。全加器面积的减小将直接转变为芯片面积的减小和成本的节约。

发明内容

本发明提供了一种新型的全加器的电路实现，其能够减少全加器的晶体管的数量从而减少芯片面积。

根据本发明的一个方面，提供了一种全加器，包括：与非逻辑电路，被配置为接收第一输入和第二输入，并产生第一中间结果；或与非逻辑电路，被配置为接收第一输入、第二输入和与非逻辑电路的第一中间结果，并产生第二中间结果；第一或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果和第三输入，并产生第三中间结果；与或非逻辑电路，被配置为接收或与非逻辑电路的第二中间结果、第三输入和第一或非逻辑电路的第三中间结果，并产生第一输出；以及进位产生电路，被配置为接收与非逻辑电路的第一中间结果和第一或非逻辑电路的第三中间结果，并产生第二输出。

优选地，在第一输入是正相加数、第二输入是正相被加数、第三输入是来自低位的反相进位的情况下，第一输出是正相余数，第二输出是反相进位。

优选地，与非逻辑电路包括：第一PMOS晶体管，其栅极端子被配置为接收第一输入并且漏极端子被耦接至第一节点；第二PMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第一节点，其中，第一PMOS晶体管和第二PMOS晶体管中的每一个的源极端子被耦接至电源端子；第一NMOS晶体管，其栅极端子被配置为接收第一输入并且其漏极端子被耦接至第一节点；以及第二NMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第一NMOS晶体管的源极端子，其中，第二NMOS晶体管的源极端子被耦接至接地端子，其中，与非逻辑电路被配置为在第一节点产生第一中间结果。

优选地，或与非逻辑电路包括：第三PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果并且其漏极端子被耦接至第二节点；第四PMOS晶体管，其栅极端子被配置为接收第一输入，其中，第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子；第五PMOS晶体管，其栅极端子被配置为接收第二输入，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；第三NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果，其漏极端子被耦接至第二节点；第四NMOS晶体管，其栅极端子被配置为接收第一输入并且其漏极端子被耦接至第三NMOS晶体管的源极端子；以及第五NMOS晶体管，其栅极端子被配置为接收第二输入并且其漏极端子被耦接至第三NMOS晶体管的源极端子，其中，第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，或与非逻辑电路被配置为在第二节点产生第二中间结果。

优选地，第一或非逻辑电路包括：第六PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果，其中，第六PMOS晶体管的源极端子被耦接至电源端子；第七PMOS晶体管，其栅极端子被配置为接收第三输入，其源极端子被耦接至第六PMOS晶体管的漏极端子，并且其漏极端子被耦接至第三节点；第六NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果并且其漏极端子被耦接至第三节点；以及第七NMOS晶体管，其栅极端子被配置为接收第三输入并且其漏极端子被耦接至第三节点，其中，第六NMOS晶体管和第七NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，第一或非逻辑电路被配置为在第三节点产生第三中间结果。

优选地，与或非逻辑电路包括：第八PMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果，其中，第八PMOS晶体管的源极端子被耦接至电源端子；第九PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点；第十PMOS晶体管，其栅极端子被配置为接收第三输入，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点；第八NMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果并且其漏极端子被耦接至第四节点；第九NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果，其漏极端子被耦接至第四节点；以及第十NMOS晶体管，其栅极端子被配置为接收第三输入并且其漏极端子被耦接至第九NMOS晶体管的源极端子，其中，第八NMOS晶体管和第十NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，与或非逻辑电路被配置为在第四节点产生第一输出。

优选地，进位产生电路包括反相器和第二或非逻辑电路，反相器被配置为接收与非逻辑电路的第一中间结果并产生第四中间结果，第二或非逻辑电路被配置为接收反相器的第四中间结果和第一或非逻辑电路的第三中间结果并产生第二输出。

优选地，反相器包括：第十一PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果并且其漏极端子被耦接至第五节点，其中，第十一PMOS晶体管的源极端子被耦接至电源端子；以及第十一NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果并且其漏极端子被耦接至第五节点，其中，第十一NMOS晶体管的源极端子被耦接至接地端子，其中，反相器被配置为在第五节点产生第四中间结果。

优选地，第二或非逻辑电路包括：第十二PMOS晶体管，其栅极端子被配置为接收反相器的第四中间结果，其中，第十二PMOS晶体管的源极端子被耦接至电源端子；第十三PMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果，其源极端子被耦接至第十二PMOS晶体管的漏极端子，并且其漏极端子被耦接至第六节点；第十二NMOS晶体管，其栅极端子被配置为接收反相器的第四中间结果并且其漏极端子被耦接至第六节点；以及第十三NMOS晶体管，其栅极端子被配置为接收或非逻辑电路的输出并且其漏极端子被耦接至第六节点，其中，第十二NMOS晶体管和第十三NMOS晶体管中的每一个的源极端子被耦接至接地端子，其中，第二或非逻辑电路被配置为在第六节点产生第二输出。

根据本发明的又一个方面，提供了一种行波进位加法器，包括级联的多个本发明的全加器。

附图说明

当结合附图考虑实施例的以下具体描述时，可以获得对本发明内容更好的理解。在各附图中使用了相同或相似的附图标记来表示相同或者相似的部件。各附图连同下面的具体描述一起包含在本说明书中并形成说明书的一部分，用来例示说明本发明的实施例和解释本发明的原理和优点。

图1示出了全加器的真值表。

图2示出了全加器的逻辑图。

图3A和图3B分别示出了全加器的标准CMOS实现和多路开关(Multiplex)实现。

图4示出了行波进位加法器的结构。

图5示出了为了使全加器的面积更小而改变输入符号位的全加器。

图6示出了本发明的实施例的全加器的逻辑图。

图7示出了本发明的实施例的全加器的CMOS结构图。

图8示出了本发明的实施例的行波进位加法器的逻辑图。

具体实施方式

以下对实施例的详细描述呈现了本发明的特定实施例的各种细节。然而，本发明可以以权利要求所定义和涵盖的多种不同方式实施。在本说明书中，相同的附图标记可表示相同或功能相似的元件。

图1示出了全加器的真值表。全加器是指加数A、被加数B和来自低位的进位Cin这三个1位的数相加，得到进位Cout和余数SUM这两个输出。

图2示出了全加器的逻辑图。在图2中，余数SUM与加数A、被加数B和来自低位的进位Cin的逻辑关系为

进位Cout与加数A、被加数B和来自低位的进位Cin的逻辑关系为

图3A和图3B分别示出了全加器的标准CMOS实现和多路开关(Multiplex)实现。在图3A和3B中，求余数SUM的方式都是

差别是求进位Cout的方式。在图3A中，

在图3B中，

即，当

时，Cout＝Cin；当

时，Cout＝a。

使用全加器可以很方便地实现行波进位加法器(Ripple Carry Adder)，即让多个全加器级联。图4示出了行波进位加法器的结构。该行波进位加法器由N个全加器串联而成。第i级全加器的进位C_o,i用于产生第i+1级的余数S_i和进位C_o,i+1。该行波进位加法器的特点是结构直观简单，但运行速度慢。

对于行波进位加法器而言，一个需求是全加器的符号位自洽，即全加器的输入Cin与输出Cout的符号一致。只有全加器的输入Cin与输出Cout的符号一致，才能实现传递。

然而，对于用CMOS实现的电路而言，其天然输出是反相的。如果要实现正相输出，则需要在天然输出的后面增加反相器。例如，对于用CMOS实现的全加器而言，如果上一级全加器不增加反相器，则其输出反相进位。但是，在现有技术中，全加器要求输入正相进位。所以需要在上一级全加器和当前级全加器之间增加反相器来使得上一级全加器输出的进位的符号(或相位)与当前级所要求的进位的符号(或相位)一致。但是，在每个全加器中增加额外的反相器会导致增加芯片面积和功耗。

图5示出了为了使全加器的面积更小而改变输入符号位的全加器。但是，图5中的奇数级全加器与偶数级全加器的符号位不一致。奇数级全加器要求输入的加数与被加数是反相的。也就是说，需要在奇数级全加器的输入增加反相器来改变输入的加数与被加数的符号。也就是说，图5中的方案虽然避免了在全加器中增加反相器，但是要求在全加器外增加反相器，其也会增加整体芯片的面积。

本发明提供了一种新型的全加器的电路实现，其能够减少全加器的晶体管的数量从而减少芯片面积。

图6示出了本发明的实施例的全加器的逻辑图。图6中的全加器包括与非逻辑电路ND2、或与非逻辑电路OAI21、第一或非逻辑电路NR2、与或非逻辑电路AOI21和进位产生电路NR2B。

与非逻辑电路ND2被配置为接收第一输入A和第二输入B，并产生第一中间结果

或与非逻辑电路OAI21，被配置为接收第一输入A、第二输入B和与非逻辑电路的第一中间结果GN1，并产生第二中间结果

由于

所以与非逻辑电路ND2和或与非逻辑电路OAI21实际上组成了同或逻辑电路XNR2。

第一或非逻辑电路NR2被配置为接收或与非逻辑电路OAI21的第二中间结果TN1和第三输入Cin_n，并产生第三中间结果

与或非逻辑电路AOI21被配置为接收或与非逻辑电路的第二中间结果TN1、第三输入Cin_n和第一或非逻辑电路的第三中间结果GN2，并产生输出

进一步可以得到

所以第一或非逻辑电路NR2和与或非逻辑电路AOI21实际上组成了异或逻辑电路XOR2。

进位产生电路NR2B被配置为接收与非逻辑电路的第一中间结果GN1和第一或非逻辑电路的第三中间结果GN2，并产生反相进位

在第一输入A是正相加数，第二输入B是正相被加数，第三输入Cin_n是来自低位的反相进位的情况下，

第一输出

即，第一输出SUM是正相余数。

第二输出

即，第二输出Cout_n是反相进位。

可见，该全加器的输入Cin_n和输出Cout_n都是反相的，从而实现了全加器的逻辑自洽。虽然输入A和B都是正相的，与Cin_n和Cout_n的符号相反。但是Cin_n和Cout_n是内部信号，对外部电路结构没有影响。

图7示出了本发明的实施例的全加器的CMOS结构图。

如图7所示，与非逻辑电路ND2包括第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2。第一PMOS晶体管P1的栅极端子被配置为接收第一输入A并且漏极端子被耦接至第一节点J1。第二PMOS晶体管P2的栅极端子被配置为接收第二输入B并且其漏极端子被耦接至第一节点J1。第一PMOS晶体管P1和第二PMOS晶体管P2中的每一个的源极端子被耦接至电源端子VDD。第一NMOS晶体管的栅极端子被配置为接收第一输入A并且其漏极端子被耦接至第一节点J1。第二NMOS晶体管的栅极端子被配置为接收第二输入B并且其漏极端子被耦接至第一NMOS晶体管的源极端子。第二NMOS晶体管的源极端子被耦接至接地端子VSS。与非逻辑电路ND2被配置为在第一节点J1产生第一中间结果GN1。

或与非逻辑电路OAI21包括第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5。第三PMOS晶体管P3的栅极端子被配置为接收与非逻辑电路的第一中间结果GN1并且其漏极端子被耦接至第二节点J2。第四PMOS晶体管P4的栅极端子被配置为接收第一输入A。第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子VDD。第五PMOS晶体管P5的栅极端子被配置为接收第二输入B，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点J2。第三NMOS晶体管N3的栅极端子被配置为接收与非逻辑电路的第一中间结果GN1，其漏极端子被耦接至第二节点J2。第四NMOS晶体管N4的栅极端子被配置为接收第一输入A并且其漏极端子被耦接至第三NMOS晶体管的源极端子。第五NMOS晶体管N5的栅极端子被配置为接收第二输入B并且其漏极端子被耦接至第三NMOS晶体管的源极端子。第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子VSS。或与非逻辑电路OAI21被配置为在第二节点J2产生第二中间结果TN1。

第一或非逻辑电路NR2包括第六PMOS晶体管P6、第七PMOS晶体管P7、第六NMOS晶体管N6、第七NMOS晶体管N7。第六PMOS晶体管P6的栅极端子被配置为接收或与非逻辑电路OAI21的第二中间结果TN1。第六PMOS晶体管的源极端子被耦接至电源端子VDD。第七PMOS晶体管P7的栅极端子被配置为接收第三输入Cin_n，其源极端子被耦接至第六PMOS晶体管的漏极端子，并且其漏极端子被耦接至第三节点J3。第六NMOS晶体管N6的栅极端子被配置为接收或与非逻辑电路OAI21的第二中间结果TN1并且其漏极端子被耦接至第三节点J3。第七NMOS晶体管N7的栅极端子被配置为接收第三输入Cin_n并且其漏极端子被耦接至第三节点J3。第六NMOS晶体管和第七NMOS晶体管中的每一个的源极端子被耦接至接地端子VSS。第一或非逻辑电路NR2被配置为在第三节点J3产生第三中间结果GN2。

与或非逻辑电路AOI21包括第八PMOS晶体管P8、第九PMOS晶体管P9、第十PMOS晶体管P10、第八NMOS晶体管N8、第九NMOS晶体管N9、第十NMOS晶体管N10。第八PMOS晶体管P8的栅极端子被配置为接收第一或非逻辑电路的第三中间结果GN2。第八PMOS晶体管的源极端子被耦接至电源端子VDD。第九PMOS晶体管P9的栅极端子被配置为接收或与非逻辑电路的第二中间结果TN1，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点J4。第十PMOS晶体管P10的栅极端子被配置为接收第三输入Cin_n，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点J4。第八NMOS晶体管N8的栅极端子被配置为接收第一或非逻辑电路的第三中间结果GN2并且其漏极端子被耦接至第四节点J4。第九NMOS晶体管N9的栅极端子被配置为接收或与非逻辑电路的第二中间结果TN1，其漏极端子被耦接至第四节点J4。第十NMOS晶体管N10的栅极端子被配置为接收第三输入Cin_n并且其漏极端子被耦接至第九NMOS晶体管的源极端子。第八NMOS晶体管和第十NMOS晶体管中的每一个的源极端子被耦接至接地端子VSS。与或非逻辑电路AOI21被配置为在第四节点J4产生第一输出SUM。

进位产生电路NR2B包括反相器INV和第二或非逻辑电路NR2’，反相器INV被配置为接收与非逻辑电路的第一中间结果GN1并产生第四中间结果GN1n。第二或非逻辑电路NR2’被配置为接收反相器的第四中间结果GN1n和第一或非逻辑电路的第三中间结果GN2并产生第二输出Cout_n。

反相器INV包括第十一PMOS晶体管P11和第十一NMOS晶体管N11。第十一PMOS晶体管P11的栅极端子被配置为接收与非逻辑电路的第一中间结果GN1并且其漏极端子被耦接至第五节点J4。第十一PMOS晶体管的源极端子被耦接至电源端子VDD。第十一NMOS晶体管N11的栅极端子被配置为接收与非逻辑电路的第一中间结果GN1并且其漏极端子被耦接至第五节点J5。第十一NMOS晶体管的源极端子被耦接至接地端子VSS。反相器INV被配置为在第五节点产生第四中间结果GN1n。

第二或非逻辑电路NR2’包括第十二PMOS晶体管P12、第十三PMOS晶体管P13、第十二NMOS晶体管N12、第十三NMOS晶体管N13。第十二PMOS晶体管P12的栅极端子被配置为接收反相器的第四中间结果GN1n。第十二PMOS晶体管的源极端子被耦接至电源端子VDD。第十三PMOS晶体管P13的栅极端子被配置为接收第一或非逻辑电路的第三中间结果GN2，其源极端子被耦接至第十二PMOS晶体管的漏极端子，并且其漏极端子被耦接至第六节点J6。第十二NMOS晶体管N12的栅极端子被配置为接收反相器的第四中间结果GN1n并且其漏极端子被耦接至第六节点J6。第十三NMOS晶体管N13的栅极端子被配置为接收或非逻辑电路的输出GN2并且其漏极端子被耦接至第六节点J6。第十二NMOS晶体管和第十三NMOS晶体管中的每一个的源极端子被耦接至接地端子VSS。第二或非逻辑电路NR2’被配置为在第六节点产生第二输出Cout_n。

图7所示的全加器的输入Cin和输出Cout都是反相的，即，实现了逻辑自洽。所以不需要增加额外的反相器，从而能够减少晶体管的使用，并减小芯片面积。

图8示出了本发明的实施例的行波进位加法器的逻辑图。该行波进位加法器包括级联的多个本发明的实施例的全加器。如图8所示，每一级全加器的输入进位Cin和输出进位Cout都是反相的，即，实现了逻辑自洽。由于上一级全加器的输出进位Cout与当前级全加器的输入进位Cin的符号相同，所以不需要增加额外的反相器，从而能够减少晶体管的使用，并减小芯片面积。

以上结合特定实施例描述了本发明的全加器和行波进位加法器。然而，应该理解，任何一个实施例的任何特征可以与任何其它实施例的任何其它特征组合和/或替换。

本公开的各方面可以在各种电子设备中实现。电子设备的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、诸如基站的蜂窝通信基础设施等。电子设备的示例可以包括但不限于诸如智能电话的移动电话、诸如智能手表或耳机的可穿戴计算设备、电话、电视、计算机监视器、计算机、调制解调器、手持式计算机、膝上型计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、如汽车电子系统的车载电子系统、立体声系统、DVD播放器、CD播放器、如MP3播放器的数字音乐播放器、收音机、便携式摄像机、如数码相机的相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、外围设备、时钟等。此外，电子设备可以包括非完整产品。

除非上下文另有明确要求，否则在整个说明书和权利要求书中，词语“包括”、“包含”、“含有”、“具有”等应以包含性的含义来解释，而不是排他性的或详尽的意思。也就是说，意思是“包括但不限于”。如本文通常所使用的，“耦接”一词指的是可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。同样地，如本文通常使用的，“连接”一词指的是可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“此处”，“以上”、“以下”、“下文”、“上文”和类似含义的词语应当指代本申请的整体而不是本申请的任何特定部分。

此外，除非另有明确说明或者在所使用的上下文中以其它方式理解，否则本文使用的条件语言，例如“可以”、“可能”、“例如”、“诸如”等等通常旨在表达某些实施例包括，而其它实施例不包括某些特征、元素和/或状态。因此，这种条件语言通常不旨在暗示一个或多个实施例以任何方式需要特征、元素和/或状态，或者是否包括这些特征、元素和/或状态或者在任何特定实施例中执行这些特征、元素和/或状态。

虽然已经描述了某些实施例，但是这些实施例仅作为示例呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖设备、方法和系统可以以各种其它形式体现。此外，在不脱离本公开的精神的情况下，可以对这里描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定布置呈现块，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改一些块。这些块中的每一个可以以各种不同的方式实现。可以组合上述各种实施例的元件和动作的任何合适组合以提供进一步的实施例。上述各种特征和过程可以彼此独立地实现，或者可以以各种方式组合。本公开的特征的所有合适的组合和子组合旨在落入本公开的范围内。

Claims (10)

1.一种全加器，包括：

与非逻辑电路(ND2)，被配置为接收第一输入(A)和第二输入(B)，并产生第一中间结果(GN1)；

或与非逻辑电路(OAI21)，被配置为接收第一输入(A)、第二输入(B)和与非逻辑电路的第一中间结果(GN1)，并产生第二中间结果(TN1)；

第一或非逻辑电路(NR2)，被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)和第三输入(Cin_n)，并产生第三中间结果(GN2)；

与或非逻辑电路(AOI21)，被配置为接收或与非逻辑电路的第二中间结果(TN1)、第三输入(Cin_n)和第一或非逻辑电路的第三中间结果(GN2)，并产生第一输出(SUM)；以及

进位产生电路(NR2B)，被配置为接收与非逻辑电路的第一中间结果(GN1)和第一或非逻辑电路的第三中间结果(GN2)，并产生第二输出(Cout_n)。

2.如权利要求1所述的全加器，其中，在第一输入(A)是正相加数、第二输入(B)是正相被加数、第三输入(Cin_n)是来自低位的反相进位的情况下，第一输出(SUM)是正相余数，第二输出是反相进位(Cout_n)。

3.如权利要求1所述的全加器，其中，与非逻辑电路(ND2)包括：

第一PMOS晶体管，其栅极端子被配置为接收第一输入(A)并且漏极端子被耦接至第一节点；

第二PMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一节点，其中，第一PMOS晶体管和第二PMOS晶体管中的每一个的源极端子被耦接至电源端子；

第一NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第一节点；以及

第二NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第一NMOS晶体管的源极端子，其中，第二NMOS晶体管的源极端子被耦接至接地端子，

其中，与非逻辑电路(ND2)被配置为在第一节点产生第一中间结果(GN1)。

4.如权利要求1所述的全加器，其中，或与非逻辑电路(OAI21)包括：

第三PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)并且其漏极端子被耦接至第二节点；

第四PMOS晶体管，其栅极端子被配置为接收第一输入(A)，其中，第三PMOS晶体管和第四PMOS晶体管中的每一个的源极端子被耦接至电源端子；

第五PMOS晶体管，其栅极端子被配置为接收第二输入(B)，其源极端子被耦接至第四PMOS晶体管的漏极端子，并且其漏极端子被耦接至第二节点；

第三NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)，其漏极端子被耦接至第二节点；

第四NMOS晶体管，其栅极端子被配置为接收第一输入(A)并且其漏极端子被耦接至第三NMOS晶体管的源极端子；以及

第五NMOS晶体管，其栅极端子被配置为接收第二输入(B)并且其漏极端子被耦接至第三NMOS晶体管的源极端子，其中，第四NMOS晶体管和第五NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，或与非逻辑电路(OAI21)被配置为在第二节点产生第二中间结果(TN1)。

5.如权利要求1所述的全加器，其中，第一或非逻辑电路(NR2)包括：

第六PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)，其中，第六PMOS晶体管的源极端子被耦接至电源端子；

第七PMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)，其源极端子被耦接至第六PMOS晶体管的漏极端子，并且其漏极端子被耦接至第三节点；

第六NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路(OAI21)的第二中间结果(TN1)并且其漏极端子被耦接至第三节点；以及

第七NMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)并且其漏极端子被耦接至第三节点，其中，第六NMOS晶体管和第七NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，第一或非逻辑电路(NR2)被配置为在第三节点产生第三中间结果(GN2)。

6.如权利要求1所述的全加器，其中，与或非逻辑电路(AOI21)包括：

第八PMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果(GN2)，其中，第八PMOS晶体管的源极端子被耦接至电源端子；

第九PMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果(TN1)，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点；

第十PMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)，其源极端子被耦接至第八PMOS晶体管的漏极端子，并且其漏极端子被耦接至第四节点；

第八NMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果(GN2)并且其漏极端子被耦接至第四节点；

第九NMOS晶体管，其栅极端子被配置为接收或与非逻辑电路的第二中间结果(TN1)，其漏极端子被耦接至第四节点；以及

第十NMOS晶体管，其栅极端子被配置为接收第三输入(Cin_n)并且其漏极端子被耦接至第九NMOS晶体管的源极端子，其中，第八NMOS晶体管和第十NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，与或非逻辑电路(AOI21)被配置为在第四节点产生第一输出(SUM)。

7.如权利要求1所述的全加器，其中，进位产生电路(NR2B)包括反相器(INV)和第二或非逻辑电路(NR2’)，反相器(INV)被配置为接收与非逻辑电路的第一中间结果(GN1)并产生第四中间结果(GN1n)，第二或非逻辑电路(NR2’)被配置为接收反相器的第四中间结果(GN1n)和第一或非逻辑电路的第三中间结果(GN2)并产生第二输出(Cout_n)。

8.如权利要求7所述的全加器，其中，反相器(INV)包括：

第十一PMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)并且其漏极端子被耦接至第五节点，其中，第十一PMOS晶体管的源极端子被耦接至电源端子；以及

第十一NMOS晶体管，其栅极端子被配置为接收与非逻辑电路的第一中间结果(GN1)并且其漏极端子被耦接至第五节点，其中，第十一NMOS晶体管的源极端子被耦接至接地端子，

其中，反相器(INV)被配置为在第五节点产生第四中间结果(GN1n)。

9.如权利要求7所述的全加器，其中，第二或非逻辑电路(NR2’)包括：

第十二PMOS晶体管，其栅极端子被配置为接收反相器的第四中间结果(GN1n)，其中，第十二PMOS晶体管的源极端子被耦接至电源端子；

第十三PMOS晶体管，其栅极端子被配置为接收第一或非逻辑电路的第三中间结果(GN2)，其源极端子被耦接至第十二PMOS晶体管的漏极端子，并且其漏极端子被耦接至第六节点；

第十二NMOS晶体管，其栅极端子被配置为接收反相器的第四中间结果(GN1n)并且其漏极端子被耦接至第六节点；以及

第十三NMOS晶体管，其栅极端子被配置为接收或非逻辑电路的输出(GN2)并且其漏极端子被耦接至第六节点，其中，第十二NMOS晶体管和第十三NMOS晶体管中的每一个的源极端子被耦接至接地端子，

其中，第二或非逻辑电路(NR2’)被配置为在第六节点产生第二输出(Cout_n)。

10.一种行波进位加法器，包括级联的多个如权利要求1至9中任一项所述的全加器。

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