KR20030070655A - 반도체 장치의 멀티플렉서 회로 - Google Patents

반도체 장치의 멀티플렉서 회로 Download PDF

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Abstract

본 발명은 반도체 장치의 멀티플렉서 회로에 관한 것으로, 두개의 클럭 입력중 어떠한 클럭이 선택되어져도 동일한 듀티 사이클을 갖는 클럭이 출력되도록 한 멀티플렉서 회로에 관한 것이다. 이를 위한 본 발명의 멀티플렉서 회로는 제 1 클럭 신호와 제어 신호의 반전 신호를 수신하여 NAND 연산된 제 1 내부 신호를 발생하는 제 1 낸드 게이트와, 상기 제어 신호와 제 2 클럭 신호를 수신하여 NAND 연산된 제 2 내부 신호를 발생하는 제 2 낸드 게이트와, 상기 제 1 및 제 2 내부 신호를 수신하며, 이 두 신호 중 어느 신호가 선택되어져도 동일한 듀티 사이클을 갖는 클럭 신호를 발생하는 제 3 낸드 게이트를 구비한 것을 특징으로 한다.

Description

반도체 장치의 멀티플렉서 회로{MULTIPLEXER CIRCUIT FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 멀티플렉서 회로에 관한 것으로, 특히 두개의 클럭(Clock) 입력중 어떠한 클럭이 선택되어져도 동일한 듀티 사이클(duty cycle)을 갖는 클럭이 출력되도록 한 멀티플렉서 회로에 관한 것이다.
도 1a은 종래 기술에 따른 멀티플렉서 회로도이다.
상기 멀티플렉서 회로는, 제 1 클럭 신호(clkA)와 제어 신호(sel)의 반전 신호를 2입력하는 제 1 NAND 게이트(NAND1)와, 상기 제어 신호(sel)와 제 2 클럭 신호(clkB)를 2입력하는 제 2 NAND 게이트(NAND2)와, 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 2입력하는 제 3 NAND 게이트(NAND3)와, 상기 제 3 NAND 게이트(NAND3)의 출력 신호(out)를 수신하여 반전된 신호(clk_out)를 출력하는 인버터(IV2)로 구성되어 있다.
상기 멀티플렉서 회로는 제어 신호(sel)에 따라 제 1 클럭 신호(clkA)와 제 2 클럭 신호(clkB) 중 하나를 출력 신호(clk_out)로 출력한다. 이때, 제어 신호(sel)에 의해 상기 제 1 클럭 신호(clkA)와 제 2 클럭 신호(clkB)가 상기 제 3 NAND 게이트(NAND3)로 전달되는 과정은 동일하다.
도 1b는 도 1a에 도시된 제 3 낸드게이트(NAND3)를 나타낸 회로도이다.
도시된 바와 같이, 상기 제 3 낸드게이트(NAND3)는 전원 전압(Vcc)과 출력 단자(out) 사이에 병렬로 접속되며 게이트에 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 각각 입력하는 PMOS 트랜지스터(P1)(P2)와, 상기 출력 단자(out)와 접지 전압(Vss) 사이에 직렬로 접속되며 게이트에 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 각각 입력하는 NMOS 트랜지스터(N1)(N2)로 구성되어 있다.
상기 제 3 낸드게이트(NAND3)는 상기 신호(in1)와 신호(in2)가 모두 '로우'를 가지거나 어느 하나가 '로우'를 가지면 출력 단자(out)로 '하이'를 출력한다.그리고, 상기 신호(in1)와 신호(in2)가 모두 '하이'를 가질 때 상기 NMOS 트랜지스터(N1)(N2)가 모두 동작하여 출력 단자(out)로 '로우'를 출력한다.
그런데, 이와 같이 구성된 종래의 멀티플렉서 회로의 제 3 낸드게이트(NAND3)는 PMOS 트랜지스터(P1)(P2)가 병렬로 연결되어 있기 때문에, 상기 신호(in1) 또는 상기 신호(in2)가 폴링(falling)되면서 출력 신호(out)가 라이징(rising)하는데는 별반의 차이가 없다. 하지만, 상기 NAND 게이트(NAND3)는 NMOS 트랜지스터(N1)(N2)가 직렬로 연결되어 있기 때문에 상기 신호(in1)가 '하이'(이때, 제어 신호(sel)는 '하이')면서 상기 신호(in2)가 라이징(rising)할 때와 상기 신호(in2)가 '하이'(이때, 제어 신호(sel)는 '로우')면서 상기 신호(in1)가 라이징 할 때 출력 신호(out)가 폴링(falling)하는 타이밍 특성이 각각 차이가 난다.
결국, 제 1 클럭 신호(clkA)가 선택되느냐 제 2 클럭 신호(clkB)가 선택되느냐에 따라 출력 단자(clk_out)로 출력되는 클럭의 듀티 사이클은 차이가 나게된다. 또한, 종래의 멀티플레서 회로는 공정, 전압, 온도 변화에 따라 클럭의 듀티 사이클 에러량도 커지게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 두개의 클럭(Clock) 입력중 어떠한 클럭이 선택되어져도 동일한 듀티 사이클(duty cycle)을 갖는 클럭이 출력되도록 한 반도체 장치의 멀티플렉서 회로를 제공하는데 있다.
도 1a은 종래 기술에 따른 멀티플렉서 회로도
도 1b는 도 1a에 도시된 제 3 낸드게이트(NAND3)의 회로도
도 2는 본 발명에 의한 멀티플렉서의 제 3 낸드게이트의 회로도
도 3은 본 발명에 의한 다른 멀티플렉서의 제 3 낸드게이트의 회로도
* 도면의 주요부분에 대한 부호의 설명 *
P1∼P2 : PMOS 트랜지스터
N1∼N6 : NMOS 트랜지스터
NAND1∼NAND2 : NAND 게이트
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치의 멀티플렉서 회로는,
제 1 클럭 신호와 제어 신호의 반전 신호를 수신하여 NAND 연산된 제 1 내부 신호를 발생하는 제 1 낸드 게이트와,
상기 제어 신호와 제 2 클럭 신호를 수신하여 NAND 연산된 제 2 내부 신호를 발생하는 제 2 낸드 게이트와,
상기 제 1 및 제 2 내부 신호를 수신하며, 이 두 신호 중 어느 신호가 선택되어져도 동일한 듀티 사이클을 갖는 클럭 신호를 발생하는 제 3 낸드 게이트를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 멀티플렉서 회로의 낸드게이트의 회로도로서, 도 1a의 제 3 낸드게이트(NAND3)를 다르게 구현한 것이다.
상기 제 3 낸드게이트(NAND3)의 회로는 전원 전압(Vcc)과 출력 단자(out) 사이에 병렬로 접속되며 게이트에 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 각각 입력하는 PMOS 트랜지스터(P1)(P2)와, 상기 출력 단자(out)와 노드(Nd1) 사이에 접속되고 게이트에 상기 신호(in1)가 수신되는 NMOS 트랜지스터(N1)와, 상기 노드(Nd1)와접지전압(Vss) 사이에 접속되고 게이트에 상기 신호(in2)가 수신되는 NMOS 트랜지스터(N2)와, 상기 출력 단자(out)와 노드(Nd2) 사이에 접속되고 게이트에 상기 신호(in2)가 수신되는 NMOS 트랜지스터(N3)와, 상기 노드(Nd2)와 접지전압(Vss) 사이에 접속되고 게이트에 상기 신호(in1)가 수신되는 NMOS 트랜지스터(N4)로 구성된다.
상기 구성을 갖는 제 3 NAND 게이트(NAND3)는 상기 신호(in1)가 '하이'일 때 상기 NMOS 트랜지스터(N1)와 상기 NMOS 트랜지스터(N4)가 턴온되고, 상기 신호(in2)가 '하이'일 때 상기 NMOS 트랜지스터(N3)와 상기 NMOS 트랜지스터(N2)가 턴온된다.
상기 신호(in1)가 '하이' 상태에서 상기 신호(in2)가 라이징(rising)할 때는 상기 NMOS 트랜지스터(N1)와 상기 NMOS 트랜지스터(N4)가 턴온된 상태에서 상기 NMOS 트랜지스터(N3)와 상기 NMOS 트랜지스터(N2)가 턴온된다.
그리고, 상기 신호(in2)가 '하이' 상태에서 상기 신호(in1)가 라이징(rising)할 때는 상기 NMOS 트랜지스터(N3)와 상기 NMOS 트랜지스터(N2)가 턴온된 상태에서 상기 NMOS 트랜지스터(N1)와 상기 NMOS 트랜지스터(N4)가 턴온된다.
그러므로, 상기 신호(in1)가 '하이' 상태에서 상기 신호(in2)가 라이징(rising) 할 때와 상기 신호(in2)가 '하이' 상태에서 상기 신호(in1)가 라이징 할 때의 동작특성이 동일하다.
도 3은 본 발명에 의한 멀티플렉서 회로의 다른 낸드게이트의 회로도로서,도 1a의 제 3 낸드게이트(NAND3)를 다르게 구현한 것이다.
상기 제 3 낸드게이트(NAND3)의 회로는 전원 전압(Vcc)과 출력 단자(out) 사이에 병렬로 접속되며 게이트에 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 각각 입력하는 PMOS 트랜지스터(P1)(P2)와, 상기 출력 단자(out)와 접지 전압(Vss) 사이에 직렬로 접속되며 게이트에 상기 제 1 NAND 게이트(NAND1)의 출력 신호(in1)와 상기 제 2 NAND 게이트(NAND2)의 출력 신호(in2)를 각각 입력하는 NMOS 트랜지스터(N5)(N6)로 구성된다. 여기서, 상기 NMOS 트랜지스터(N5)의 폭(width)을 상기 NMOS 트랜지스터(N6)의 폭보다 1.5배 정도 크게 구성하거나 또는 상기 NMOS 트랜지스터(N6)의 폭(width)을 상기 NMOS 트랜지스터(N5)의 폭보다 1.5배 정도 크게 구성한다.
그러므로, 상기 신호(in1)가 '하이' 상태에서 상기 신호(in2)가 라이징(rising) 할 때와 상기 신호(in2)가 '하이' 상태에서 상기 신호(in1)가 라이징 할 때 출력 신호(out)가 폴링(falling)하는 타이밍이 동일하게 된다.
따라서, 본 발명의 멀티플렉서 회로는 두 입력 클럭중 어떠한 클럭이 선택되어도 그 동작 특성이 동일하므로, 출력되는 클럭의 듀티 사이클은 동일하며, 모든 환경에 대해 출력되는 클럭의 듀티 사이클 에러(duty cycle error) 또한 최소화 되어진다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 장치의 멀티플렉서 회로는 두개의 클럭(Clock) 입력중 어떠한 클럭이 선택되어져도 동일한 듀티 사이클(duty cycle)의 클럭을 출력할 수 있다.
또한, 본 발명에 의한 멀티플렉서 회로는 하이 스피드(High speed) 디램(DRAM) 응용에서와 같이 클럭의 라이징(Rising) 및 폴링(Falling) 에지 모두에서 데이타를 전송하는 시스템, 즉 클럭의 듀티 사이클 에러(error)가 중요한 파라메타(parameter)로 작용하는 시스템에 적용 또는 응용하여 사용할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 장치의 멀티플렉서 회로에 있어서,
    제 1 클럭 신호와 제어 신호의 반전 신호를 수신하여 NAND 연산된 제 1 내부 신호를 발생하는 제 1 낸드 게이트와,
    상기 제어 신호와 제 2 클럭 신호를 수신하여 NAND 연산된 제 2 내부 신호를 발생하는 제 2 낸드 게이트와,
    상기 제 1 및 제 2 내부 신호를 수신하며, 이 두 신호 중 어느 신호가 선택되어져도 동일한 듀티 사이클을 갖는 클럭 신호를 발생하는 제 3 낸드 게이트를 구비한 것을 특징으로 하는 반도체 장치의 멀티플렉서 회로.
  2. 제 1 항에 있어서, 상기 제 3 낸드 게이트는,
    상기 제 1 내부 신호에 의해 출력 단자로 전원 전압을 공급하는 제 1 PMOS 트랜지스터와,
    상기 제 2 내부 신호에 의해 상기 출력 단자로 전원 전압을 공급하는 제 2 PMOS 트랜지스터와,
    상기 출력 단자와 접지 전압 사이에 직렬접속되며 상기 제 1 내부 신호와 상기 제 2 내부 신호를 각각 게이트로 수신하는 제 1 및 제 2 NMOS 트랜지스터와,
    상기 출력 단자와 접지 전압 사이에 직렬접속되고 상기 제 1 및 제 2 NMOS 트랜지스터와 병렬로 접속되며, 상기 제 2 내부 신호와 상기 제 1 내부 신호를 각각 게이트로 수신하는 제 3 및 제 4 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 멀티플렉서 회로.
  3. 제 1 항에 있어서, 상기 제 3 낸드 게이트는,
    상기 제 1 내부 신호에 의해 출력 단자로 전원 전압을 공급하는 제 1 PMOS 트랜지스터와,
    상기 제 2 내부 신호에 의해 상기 출력 단자로 전원 전압을 공급하는 제 2 PMOS 트랜지스터와,
    상기 출력 단자와 접지 전압 사이에 직렬로 접속되며, 상기 제 1 내부 신호와 상기 제 2 내부 신호를 게이트로 각각 수신하는 제 1 및 제 2 NMOS 트랜지스터로 구성되며,
    여기서, 상기 제 1 NMOS 트랜지스터의 채널폭이 상기 제 2 NMOS 트랜지스터의 채널폭보다 큰 것을 특징으로 하는 반도체 장치의 멀티플렉서 회로.
  4. 제 1 항에 있어서, 상기 제 3 낸드 게이트는,
    상기 제 1 내부 신호에 의해 출력 단자로 전원 전압을 공급하는 제 1 PMOS 트랜지스터와,
    상기 제 2 내부 신호에 의해 상기 출력 단자로 전원 전압을 공급하는 제 2 PMOS 트랜지스터와,
    상기 출력 단자와 접지 전압 사이에 직렬로 접속되며, 상기 제 1 내부 신호와 상기 제 2 내부 신호를 게이트로 각각 수신하는 제 1 및 제 2 NMOS 트랜지스터로 구성되며,
    여기서, 상기 제 2 NMOS 트랜지스터의 채널폭이 상기 제 1 NMOS 트랜지스터의 채널폭보다 큰 것을 특징으로 하는 반도체 장치의 멀티플렉서 회로.
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