CN115913149A

CN115913149A - 放大器电路

Info

Publication number: CN115913149A
Application number: CN202111042210.3A
Authority: CN
Inventors: 陈柏升; 李政道
Original assignee: Nuvoton Technology Corp
Current assignee: Nuvoton Technology Corp
Priority date: 2021-08-03
Filing date: 2021-09-07
Publication date: 2023-04-04
Also published as: US11736073B2; US20230043729A1; TW202308294A; TWI773474B

Abstract

本发明提供了一种放大器电路，包括：输出级，至少包括第一P型晶体管与第一N型晶体管，第一P型晶体管串联连接第一N型晶体管；第一电流源，用于提供第一输入电流；第二电流源；第三电流源，用于提供第二输入电流；第四电流源；以及电压箝制电路，接收第一偏压与第二偏压，且具有第一端与第二端；其中，当第二输入电流为正向电流且第一输入电流为负向电流或零电流时，第一端提供大于第一偏压的第一箝制电压给第一P型晶体管的栅极，当第一输入电流为正向电流且第二输入电流为负向电流或零电流时，第二端提供小于第二偏压的第二箝制电压给第一N型晶体管的栅极。

Description

放大器电路

技术领域

本发明涉及一种放大器电路，且特别是一种在放大输出级前使用电压箝制电路来达到高速宽电压输出的放大器电路。

背景技术

伴随着随着低电压的应用，高速且宽电压的电路需求也变得越来越常见，例如一般常见的AB型(class AB)放大器，有着高速、全电压摆幅与强驱动能力等优点，因此很适合作为输出级。然而，一般宽电压的电路应用中，由于寄生电容和回转率的限制，将使得电路高速运作变得相当具有挑战性。

现有技术的放大器电路中，输出级的AB型放大器的P型晶体管与N型晶体管的栅极的电压操作区间为接地电压GND与系统电压AVDD之间的区间(包括接地电压GND与系统电压AVDD两个端点值)，因此AB型放大器的P型晶体管与N型晶体管的栅极电压达到上述电压操作区间的上下限所需要的时间较久，导致无法满足高速运作的需求。

发明内容

根据本发明的目的，本发明实施例提出一种放大器电路，包括：输出级，至少包括第一P型晶体管与第一N型晶体管，第一P型晶体管与第一N型晶体管为串联连接；第一电流源，用于提供第一输入电流；第二电流源，用于提供第一偏压电流；第三电流源，用于提供第二输入电流；第四电流源，用于提供第二偏压电流；以及电压箝制电路，接收第一偏压与小于第一偏压的第二偏压，具有第一端与第二端，第一端电连接第一电流源、第二电流源及第一P型晶体管的栅极，第二端电连接第三电流源、第四电流源及第一N型晶体管的栅极；其中，当第二输入电流为正向电流且第一输入电流为负向电流或零电流时，第一端提供大于第一偏压的第一箝制电压给第一P型晶体管的栅极，当第一输入电流为正向电流且第二输入电流为负向电流或零电流时，第二端提供小于第二偏压的第二箝制电压给第一N型晶体管的栅极。综上所述，本发明实施例的放大器电路能够达到高速与宽带操作。

为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。

附图说明

提供的附图用以使本发明所属技术领域技术人员可以进一步理解本发明，并且被并入与构成本发明的说明书的一部分。附图示出了本发明的示范实施例，并且用以与本发明的说明书一起用于解释本发明的原理。

图1是本发明实施例的放大器电路的电路图。

图2是本发明另一个实施例的放大器电路的电路图。

图3A是本发明实施例的放大器电路的第一偏压产生器的电路图。

图3B是本发明实施例的放大器电路的第二偏压产生器的电路图。

附图标号：

1放大器电路；

11第一电流源；

12第二电流源；

13第三电流源；

14第四电流源；

15电压箝制电路；

16输出级；

MP1 P型屏蔽晶体管；

MN1 N型屏蔽晶体管；

MP2 P型晶体管；

MN2 N型晶体管；

GND接地电压；

AVDD系统电压；

VBIASP第一偏压；

VBIASN第二偏压；

Iin1第一输入电流；

Iin2第二输入电流；

VOUT输出电压；

I1电流；

Vgs_MP1、Vgs_MN1栅源极电压。

具体实施方式

现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式之一，下述的该等示范皆非用于限定本发明。

本发明实施例提供一种放大器电路，其主要通过电压箝制电路来限制输出级的AB型放大器的P型晶体管与N型晶体管的栅极的电压操作区间，使得AB型放大器的P型晶体管的栅极的电压操作区间为第一箝制电压与系统电压AVDD之间的区间(包括第一箝制电压与系统电压AVDD两个端点值)，以及使得AB型放大器的P型晶体管的栅极的电压操作区间为接地电压GND与第二箝制电压之间的区间(包括接地电压GND与第二箝制电压两个端点值)，其中第一箝制电压大于第一偏压VBIASP，第二箝制电压小于第二偏压VBIASN，第一偏压VBIASP大于第二偏压VBIASN，且第一偏压VBIASP与第二偏压VBIASN大于接地电压GND与小于系统电压AVDD。例如，第一箝制电压为第一偏压VBIASP加上P型屏蔽晶体管的栅源极电压Vgs_MP1，以及第二箝制电压为第二偏压VBIASN减去N型屏蔽晶体管的栅源极电压Vgs_MN1。如此，可以使得AB型放大器的P型晶体管与N型晶体管更快速地达到上述电压操作区间的上下限(例如，由使用者定义的上下限)，进而提升操作速度与实现宽带操作。另外，上述P型屏蔽晶体管与N型屏蔽晶体管中可以是任何类型的P型晶体管与N型晶体管，“屏蔽”两字仅是描述其功能是用于将第一偏压拉高与将第二偏压拉低，而达到类似屏蔽第一偏压与第二偏压的效果。

请参照图1，图1是本发明实施例的放大器电路的电路图。放大器电路1包括第一电流源11、第二电流源12、第三电流源13、第四电流源14、电压箝制电路15与输出级16，其中输出级16至少包括P型晶体管MP2与N型晶体管MN2。P型晶体管MP2的源极电连接系统电压AVDD，P型晶体管MP2的漏极与N型晶体管MN2的漏极彼此电连接，N型晶体管MN2的源极电连接接地电压GND，以及P型晶体管MP2的栅极与N型晶体管MN2的栅极分别电连接电压箝制电路15的第一端与第二端所提供的第一箝制电压与第二箝制电压。电压箝制电路15的第一端电连接第一电流源11与第二电流源12，以及电压箝制电路15的第二端电连接第三电流源13与第四电流源14。

第二电流源12与第四电流源14分别用于提供第一偏压电流与第二偏压电流给电压箝制电路15的第一端与第二端，以及第一电流源11与第三电流源13分别用于提供第一输入电流Iin1与第二输入电流Iin2给电压箝制电路15的第一端与第二端。第一输入电流Iin1与第二输入电流Iin2互为反向电流；或者，第一输入电流Iin1与第二输入电流Iin2的一者为正向电流，且第一输入电流Iin1与第二输入电流Iin2的另一者为零电流。

当第一输入电流Iin1为正向电流，第二输入电流Iin2为反向电流(或零电流)且小于第二偏压电流，以及电压箝制电路15的电流I1大于零时，P型晶体管MP2的栅极会接近系统电压AVDD，N型晶体管MN2的栅极的电压为小于第二偏压VBIASN的第二箝制电压(例如，第二偏压VBIASN减去N型屏蔽晶体管MN1的栅源极电压Vgs_MN1)，以及输出级16的输出电压VOUT为接地电压GND。

当第一输入电流Iin1为反向电流(或零电流)且小于第一偏压电流，第二输入电流Iin2为正向电流，以及电压箝制电路15的电流I1大于零时，N型晶体管MN2的栅极会接近接地电压GND，P型晶体管MP2的栅极的电压为大于第一偏压VBIASP的第一箝制电压(例如，第一偏压VBIASP加上P型屏蔽晶体管MP1的栅源极电压Vgs_MP1)，以及输出级16的输出电压VOUT为系统电压AVDD。

P型晶体管MP2的电串联连接N型晶体管MN2，以组态成AB型放大器。通过减少P型晶体管MP2的栅极与N型晶体管MN2的栅极的操作电压区间，组态成的AB型放大器的P型晶体管MP2的与N型晶体管MN2在转态后，栅极电压可更快速地达到默认电压操作区间的上下限。如此，输出级16的AB型放大器可以进行高速与宽带操作。虽然，本发明的做法为了维持P型晶体管MP2的与N型晶体管MN2的栅极电压，而牺牲P型晶体管MP2的栅极与N型晶体管MN2的静态电流，但增加的功率消耗并不明显。另外，在本发明实施例中，放大器电路1为非线性，故可以应用高速宽带的非线性放大应用，例如做为比较器。

进一步地，电压箝制电路15有多种实现方式，仅要能够在其第一端与第二端分别提供第一箝制电压与第二箝制电压即可，且本发明不以此为限制。于图1的实施例中，电压箝制电路15主要包括P型屏蔽晶体管MP1与N型屏蔽晶体管MN1，其中P型屏蔽晶体管MP1的栅极与N型屏蔽晶体管MN1的栅极分别电连接第一偏压VBIASP与第二偏压VBIASN，P型屏蔽晶体管MP1的漏极与N型屏蔽晶体管MN1的漏极彼此电连接，P型屏蔽晶体管MP1的源极电连接第一电流源11、第二电流源12与P型晶体管MP2的栅极，以及N型屏蔽晶体管MN1的源极电连接第三电流源13、第四电流源14与N型晶体管MN2的栅极。因此，在此实施例，第一箝制电压为第一偏压VBIASP加上P型屏蔽晶体管MP1的栅源极电压Vgs_MP1，以及第二箝制电压为第二偏压VBIASN减去N型屏蔽晶体管MN1的栅源极电压Vgs_MN1。在另一种实现方式中，电压箝制电路15包括降压调节器(buck voltage regulator)以及升压调节器(boost voltageregulator)，其中升压调节器的输入端接收第一偏压，升压调节器的输出端用于提供大于第一偏压的第一箝制电压，降压调节器的输入端接收第二偏压，降压调节器的输出端用于提供小于第二偏压的第二箝制电压。在此请注意，上述电压箝制电路15皆是本发明的其中一种实现方式，但其他能达到类似功能的电路组合也可以用于实现本发明。

请参照图2，图2是本发明另一实施例的放大器电路的电路图。于图2中，图1中的第一电流源11、第二电流源12、第三电流源13与第四电流源14的细节作法被进一步地揭示，另外，输出级16之后更可以电连接一个反相器INV，以作为输出电压VOUT的缓冲组件。P型晶体管MP5～MP9组态成第二电源12，以提供第一偏压电流；N型晶体管MN5～MN9组态成第四电源14，以提供第二偏压电流；参考电流源CS2与N型晶体管MN3、MN4组态成第一电流源11，以提供第一输入电流Iin1，其中第一电流源11通过P型晶体管MP8电连接P型晶体管MP2的栅极；参考电流源CS1与P型晶体管MP3、MP4组态成第三电流源13，以提供第二输入电流Iin2，其中第二电流源12通过N型晶体管MP8电连接N型晶体管MN2的栅极。

进一步地说，参考电流源CS1电连接P型晶体管MP3与MP4的源极，P型晶体管MP3与MP4的栅极分别电连接输入信号InP与InN，以及P型晶体管MP3与MP4的漏极分别电连接N型晶体管MN7与MN8的源极。参考电流源CS2电连接N型晶体管MN3与MN4的源极，N型晶体管MN3与MN4的栅极分别电连接输入信号InP与InN，以及N型晶体管MN3与MN4的漏极分别电连接P型晶体管MP7与MP8的源极。

P型晶体管MP5与MP6的源极电连接系统电压AVDD，P型晶体管MP5与MP6的栅极彼此电连接与电连接至P型晶体管MP7的漏极，以及P型晶体管MP5与MP6的漏极分别电连接P型晶体管MP7与MP8的源极。P型晶体管MP7与MP8的栅极彼此电连接，以及P型晶体管MP7与MP8的漏极分别电连接P型晶体管MP9的源极与电压箝制电路15的第一端。P型晶体管MP9的栅极接收偏压BP，以及P型晶体管MP9的漏极电连接N型晶体管MN7的漏极。

N型晶体管MN5与MN6的源极电连接接地电压GND，N型晶体管MN5与MN6的栅极彼此电连接与电连接至N型晶体管MN7的漏极，以及N型晶体管MN5与MN6的漏极分别电连接N型晶体管MN7与MN8的源极。N型晶体管MN7与MN8的栅极彼此电连接，以及N型晶体管MN7与MN8的漏极分别电连接N型晶体管MN9的源极与电压箝制电路15的第二端。N型晶体管MN9的的栅极接收偏压BN，以及N型晶体管MN9的的漏极电连接P型晶体管MP7的漏极。

请参照图3A，图3A是本发明实施例的放大器电路的第一偏压产生器的电路图。放大器电路1更包括第一偏压产生器，第一偏压VBIASP与偏压BN可以由第一偏压产生器产生，第一偏压产生器包括N型晶体管MN10、MN11、电阻R1与参考电流源CS3。N型晶体管MN10的源极电连接接地电压GND，N型晶体管MN10的栅极电连接N型晶体管MN10的漏极，以及N型晶体管MN10的漏极电连接N型晶体管MN11的源极。N型晶体管MN11的栅极电连接N型晶体管MN11的漏极并提供偏压BN，N型晶体管MN10的漏极电连接电阻R1的一端，以及电阻R1的另一端电连接参考电流源CS3并提供第一偏压VBIASP。

请参照图3B，图3B是本发明实施例的放大器电路的第二偏压产生器的电路图。放大器电路1更包括第二偏压产生器，第二偏压VBIASN与偏压BP可以由第二偏压产生器产生，第二偏压产生器包括P型晶体管MP10、MP11、电阻R2与参考电流源CS4。P型晶体管MP10的源极电连接系统电压AVDD，P型晶体管MP10的栅极电连接P型晶体管MP10的漏极，以及P型晶体管MP10的漏极电连接P型晶体管MP11的源极。P型晶体管MP11的栅极电连接P型晶体管MP11的漏极并提供偏压BP，P型晶体管MP10的漏极电连接电阻R2的一端，以及电阻R2的另一端电连接参考电流源CS4并提供第二偏压VBIASN。

综合以上所述，于本发明中，通过提供电压箝制电路限制了输出级的AB型放大器的P型晶体管与N型晶体管的栅极的操作电压区间，使其P型晶体管与N型晶体管的栅极在转态时，可以分别被维持在第一箝制电压与第二箝制电压，从而增加AB型放大器的P型晶体管与N型晶体管的栅极电压达到默认电压操作区间的上下限的速度。因此，本发明实施例的放大器电路能够达到高速与宽带操作。

应当理解，本文描述的示例和实施例仅用于说明目的，并且鉴于其的各种修改或改变将被建议给本领域技术人员，并且将被包括在本申请的精神和范围以及所附权利要求的范围之内。

Claims

1.一种放大器电路，其特征在于，所述放大器电路包括：

输出级，包括第一P型晶体管与第一N型晶体管，该第一P型晶体管与该第一N型晶体管为串联连接；

第一电流源，用于提供第一输入电流；

第二电流源，用于提供第一偏压电流；

第三电流源，用于提供第二输入电流；

第四电流源，用于提供第二偏压电流；以及

电压箝制电路，接收第一偏压与小于所述第一偏压的第二偏压，具有第一端与第二端，所述第一端电连接所述第一电流源、所述第二电流源及所述第一P型晶体管的栅极，所述第二端电连接所述第三电流源、所述第四电流源及所述第一N型晶体管的栅极；

其中，当所述第二输入电流为正向电流且所述第一输入电流为负向电流或零电流时，所述第一端提供大于所述第一偏压的第一箝制电压给第一P型晶体管的栅极，当所述第一输入电流为正向电流且所述第二输入电流为负向电流或零电流时，所述第二端提供小于所述第二偏压的第二箝制电压给第一N型晶体管的栅极。

2.如权利要求1所述的放大器电路，其特征在于，其中所述电压箝制电路包括：

P型屏蔽晶体管与N型屏蔽晶体管；

其中所述P型屏蔽晶体管的栅极与所述N型屏蔽晶体管的栅极分别电连接所述第一偏压与所述第二偏压，所述P型屏蔽晶体管的漏极与所述N型屏蔽晶体管的漏极彼此电连接，所述P型屏蔽晶体管的源极电连接所述第一电流源、所述第二电流源与所述P型晶体管的栅极，以及所述N型屏蔽晶体管的源极电连接所述第三电流源、所述第四电流源与所述N型晶体管的栅极。

3.如权利要求2所述的放大器电路，其特征在于，其中所述第一箝制电压为所述第一偏压加上所述P型屏蔽晶体管的栅源极电压。

4.如权利要求2所述的放大器电路，其特征在于，其中所述第二箝制电压为所述第二偏压减去所述N型屏蔽晶体管的栅源极电压。

5.如权利要求1所述的放大器电路，其特征在于，所述放大器电路更包括：

第一偏压产生器，用于产生所述第一偏压。

6.如权利要求1所述的放大器电路，其特征在于，所述放大器电路更包括：

第二偏压产生器，用于产生所述第二偏压。

7.如权利要求1所述的放大器电路，其特征在于，其中所述第一电流源由第一参考电流源与多个第二N型晶体管构成，其中所述多个第二N型晶体管的栅极接收第一输入信号与第二输入信号，所述多个第二N型晶体管的源极电连接所述第一参考电流源，以及所述多个第二N型晶体管的漏极电连接所述第一P型晶体管的栅极。

8.如权利要求1所述的放大器电路，其特征在于，其中所述第三电流源由第二参考电流源与多个第二P型晶体管构成，其中所述多个第二P型晶体管的栅极接收第一输入信号与第二输入信号，所述多个第二P型晶体管的源极电连接所述第二参考电流源，以及所述多个第二P型晶体管的漏极电连接所述第一N型晶体管的栅极。

9.如权利要求7所述的放大器电路，其特征在于，其中所述第二电流源由电连接的多个第三P型晶体管构成，且所述第一电流源通过其中一个所述第三P型晶体管电连接所述第一P型晶体管的栅极。

10.如权利要求8所述的放大器电路，其特征在于，其中所述第四电流源由电连接的多个第三N型晶体管构成，且所述第二电流源通过其中一个所述第三N型晶体管电连接所述第一N型晶体管的栅极。