CN115911103A - 一种半导体器件结构及其制备方法 - Google Patents

Abstract

本发明提供一种半导体器件结构及其制备方法，所述半导体器件结构包括：衬底层、生长阻挡层、外延结构；衬底层的材料为(110)单晶硅；衬底层设置多个相间的凹槽，生长阻挡层覆盖凹槽的第一侧壁，外延结构覆盖凹槽的第二侧壁并突出于凹槽形成脊形外延部。本发明通过使用(110)单晶硅，使外延结构可以在侧壁生长有效的外延面，改善器件在晶圆上的空间利用率，提高单位晶圆可容纳的HEMT器件密度；同时利用(110)单晶硅上的外延生长结构，使脊形外延部可以与衬底层没有接触，从而降低层间应力产生位错的概率，降低器件对缓冲层的依赖；另外通过侧壁选区外延生长技术，降低了外延结构外延生长产生的位错密度，改善器件外延结构质量。

Description

一种半导体器件结构及其制备方法

技术领域

本发明属于半导体集成电路制造技术领域，特别是涉及一种半导体器件结构及其制备方法。

背景技术

高电子迁移率晶体管(HEMT)是场效应晶体管(FET)的一种形式，用于在微波频率下提供较高的性能水平。HEMT提供了低噪声系数和在极高微波频率下工作的能力，因此该器件可以应用于射频领域和超高速领域。随着5G通信的迅速发展，改善HEMT应用性能的结构和工艺备受关注。

现有的HEMT器件多通过在晶圆上平面集成的方式进行制备，导致其可集成的HEMT器件密度受到晶圆面积限制较大，单位晶圆可生产的HEMT器件数较少。同时由于目前可以作为单晶衬底的材料有限，而在现有衬底材料上生长有效的HEMT外延层的技术成为重点难题，尽管使用成核层可以实现不同晶格常数的材料之间进行外延生长，仍会产生较多的晶格位错，从而影响器件性能的可靠性。因此，有必要对现有技术进行改进，以克服现有技术的不足。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的，不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制备方法，用于解决现有技术中在单位晶圆上可制备的HEMT器件密度较低和HEMT器件外延层位错密度大的问题。

为实现上述目的，本发明提供一种半导体器件结构的制备方法，所述制备方法包括如下步骤：

提供材料为(110)单晶硅的一衬底层；

将所述衬底层图形化形成多个相间的凹槽，每个所述凹槽包括相对设置的第一侧壁和第二侧壁；

于多个所述凹槽的所述第一侧壁设置生长阻挡层；

于覆盖有所述生长阻挡层的多个所述凹槽的所述第二侧壁设置外延结构，所述外延结构突出于所述凹槽形成脊形外延部，所述脊形外延部之间相互隔离，所述外延结构包括三五族化合物半导体层。

可选地，所述制备方法还包括：在所述脊形外延部上设置栅极；所述栅极通过与所述第二侧壁成预设角度形成在所述脊形外延部上；通过于所述脊形外延部内埋或外嵌的方式形成源极和漏极。

可选地，于所述凹槽的所述第二侧壁设置所述外延结构之前，使用沸腾的王水对所述凹槽进行清洗。

可选地，使用沸腾的王水对所述凹槽进行清洗后，使用氢氟酸溶液清洗所述凹槽，所述氢氟酸溶液浓度小于等于0.5％。

本发明还提供一种半导体器件结构，所述半导体器件结构采用上述任意一种所述的制备方法制备得到，所述半导体器件结构包括：

衬底层、生长阻挡层、外延结构；

所述衬底层设置多个相间的凹槽，每个所述凹槽包括相对设置的第一侧壁和第二侧壁；所述衬底层的材料为(110)单晶硅；

所述生长阻挡层覆盖在多个所述凹槽的所述第一侧壁，所述外延结构设置在覆盖有所述生长阻挡层的多个所述凹槽的所述第二侧壁，并突出于所述凹槽形成脊形外延部，所述脊形外延部之间相互隔离，所述外延结构包括三五族化合物半导体层。

可选地，所述外延结构上还形成有器件结构，所述器件结构包括基于所述三五族化合物半导体层的HEMT器件、探测器器件或LED发光器件中的一种或一种以上的任意组合。

可选地，相邻两凹槽之间包括一台面，所述凹槽包括一底面，所述生长阻挡层覆盖在多个所述凹槽的所述第一侧壁、所述底面和与所述第一侧壁相接的所述台面上；所述外延结构的所述脊形外延部沿第二方向设置在所述台面的所述生长阻挡层上。

可选地，所述底面沿第一方向的长度设置为2微米-10微米，所述第一侧壁沿所述第二方向的长度为5微米-15微米，所述第二侧壁沿所述第二方向的长度为5微米-15微米，所述台面沿所述第一方向的长度为1微米-10微米，所述底面沿所述第一方向的长度小于所述第一侧壁沿所述第二方向的长度，所述第一方向垂直于所述第二方向

可选地，所述外延结构包括成核层和三五族化合物半导体层；所述成核层与所述第二侧壁接触，所述成核层材料为氮化铝；所述三五族化合物半导体层设置于所述成核层表面，所述三五族化合物半导体层包括AlGaN层和GaN层所形成的势垒结构。

可选地，当所述器件结构为基于所述三五族化合物半导体层的HEMT器件时，所述半导体器件结构还包括电极层，所述电极层设置在每个所述外延结构上，所述电极层包括栅极、源极和漏极；所述栅极架设在所述外延结构的所述脊形外延部上，不同所述脊形外延部对应的所述栅极彼此独立分开或按预设组合形成有效电连接；

所述源极和所述漏极均内埋或外嵌于所述脊形外延部，不同所述脊形外延部对应的所述源极、所述漏极之间彼此独立分开或按预设组合形成有效电连接。

如上所述，本发明的半导体器件结构及其制备方法，具有以下有益效果：

本发明通过使用(110)单晶硅，使外延结构可以在侧壁生长有效的外延面，改善器件在晶圆上的空间利用率，提高单位晶圆可容纳的HEMT器件密度；

本发明利用(110)单晶硅上的外延生长结构，使脊形外延部可以与衬底层没有接触，从而降低层间应力产生位错的概率，降低器件对缓冲层的依赖；

本发明通过侧壁选区外延生长技术，降低了外延结构外延生长产生的位错密度，改善器件外延结构质量。

附图说明

图1显示为本发明实施例一中步骤1)提供衬底层所呈现的结构示意图。

图2显示为本发明实施例一中步骤2)沉积抗蚀层所呈现的结构示意图。

图3显示为本发明实施例一中步骤2)沉积光阻层所呈现的结构示意图。

图4显示为本发明实施例一中步骤2)图形化光阻层所呈现的结构示意图。

图5显示为本发明实施例一中步骤2)刻蚀抗蚀层所呈现的结构示意图。

图6显示为本发明实施例一中步骤2)去除光阻层所呈现的结构示意图。

图7显示为本发明实施例一中步骤2)刻蚀衬底层所呈现的结构示意图。

图8显示为本发明实施例一中步骤2)去除抗蚀层所呈现的结构示意图。

图9显示为本发明实施例一中步骤3)生长阻挡层所呈现的结构示意图。

图10显示为本发明实施例一中步骤4)设置外延结构所呈现的结构示意图。

图11显示为本发明实施例一的可选示例中设置栅极所呈现的结构示意图。

图12显示为本发明实施例二中器件结构的俯视图示意图。

元件标号说明

100                        衬底层

101                        抗蚀层

102                        光阻层

200                        凹槽

201                        第一侧壁

202                        第二侧壁

203                        底面

204                        台面

300                        生长阻挡层

4011                       源极

4012                       漏极

4013                       栅极

402                        脊形外延部

Y                          第二方向

X                          第一方向

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示装置结构的示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

现有技术中通常在一块晶圆上制备多个器件，而器件通常使用(111)单晶硅作为衬底，这类材料的衬底只能横向生长出器件外延结构晶体，纵向由于刻蚀后得到的侧壁为非晶体，无法生长有效的外延结构，而横向生长的器件往往占用较大的晶圆面积，使得单位晶圆上可以制备的器件数量受器件外延面积的限制，不利于器件的高密度集成，制备效率较低。

实施例一

为解决上述问题，如图1所示，并参见图1-10，本发明提供一种半导体器件结构的制备方法，制备方法包括如下步骤：

步骤1)：提供材料为(110)单晶硅的一衬底层100；

步骤2)：将衬底层100图形化形成多个相间的凹槽200，每个凹槽200包括相对设置的第一侧壁201和第二侧壁202；

步骤3)：于多个凹槽200的第一侧壁201设置生长阻挡层300；

步骤4)：于覆盖有生长阻挡层300的多个凹槽200的第二侧壁202设置外延结构，外延结构突出于凹槽200形成脊形外延部402，脊形外延部402之间相互隔离，外延结构包括三五族化合物半导体层。

下面将结合附图详细说明本发明的半导体器件结构的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的半导体器件结构的制备方法顺序，本领域技术人员可以依据实际测量步骤进行改变，图1-10仅示出了一种示例中的半导体器件结构的制备方法步骤。

首先，如图1所示，进行步骤1)，提供材料为(110)单晶硅的一衬底层100。

本发明使用(110)单晶硅作为衬底，这类材料在被刻蚀之后可以形成垂直于第一方向X的平面，该平面为(111)晶面，因此在其表面形成的凹槽200侧壁也可以生长有效的外延结构，从而降低了器件的外延结构占用晶圆表面的面积，提高单位晶圆可以制备出的器件数量，提高器件制备效率。

接着，如图2-图8所示，进行步骤2)，将衬底层100图形化形成多个相间的凹槽200，每个凹槽200包括相对设置的第一侧壁201和第二侧壁202。

作为示例，将衬底层100图形化的过程为：如图2所示，于衬底层100上沉积抗蚀层101；如图3所示，于抗蚀层101上沉积光阻层102；如图4所示，对光阻层102进行图形化以显露出部分抗蚀层101；如图5所示，刻蚀显露出的抗蚀层101；如图6所示，去除剩余的光阻层102以显露出部分衬底层100；如图7所示，刻蚀显露出的衬底层100；如图8所示，去除抗蚀层101。具体地，抗蚀层101材料为二氧化硅；通过PECVD(等离子体增强化学气相沉积法)的方式沉积抗蚀层101；通过RIE(反应离子刻蚀)的方法刻蚀显露出的抗蚀层101；通过氢氧化钾对显露出的衬底层100进行湿法刻蚀。

然后，如图9所示，进行步骤3)，于多个凹槽200的第一侧壁201设置生长阻挡层300。具体地，相邻两凹槽200之间包括一台面204，凹槽200包括一底面203，生长阻挡层300覆盖在多个凹槽200的第一侧壁201、底面203和与第一侧壁201相接的台面204上。

可选地，生长阻挡层300可以不完全覆盖底面203。优选地，生长阻挡层300完全覆盖底面203，以使外延结构尽可能地只生长在第二侧壁202上，以减小外延结构与衬底层100的接触面积。

可选地，生长阻挡层300也可以覆盖部分第二侧壁202，以减少外延结构与衬底层100的接触面积，从而减小位错密度，同时为保证脊形外延部402与衬底层100的生长面足够牢固，不容易脱落或断裂，还需要使外延结构与衬底层100的接触面积达到一定预设数值，其具体数值需要根据实际器件结构和性能需求进行调整。

可选地，生长阻挡层300材料包括但不限于氧化硅或氮化硅，为可以阻止外延结构生长且可在硅上生长的合适材料。优选地，使用氧化硅，其与衬底层100材料硅能够形成更紧密的连接面，使阻挡效果更可靠。

可选地，设置生长阻挡层300的方法包括但不限于电子束蒸镀或真空蒸镀。

作为示例，底面203沿第一方向X的长度设置为2微米-10微米，第一侧壁201沿第二方向Y的长度为5微米-15微米，第二侧壁202沿第二方向Y的长度为5微米-15微米，台面204沿第一方向X的长度为1微米-10微米，底面203沿第一方向X的长度小于第一侧壁201沿第二方向Y的长度。

优选地，底面203沿第一方向X的长度与第一侧壁201沿第二方向Y的长度比例小于0.7，以保证生长出的器件外延结构的晶体质量。

可选地，底面203沿第一方向X的长度与第一侧壁201沿第二方向Y的长度比例可以为0.5。

接着，如图10所示，进行步骤4)，于覆盖有生长阻挡层300的多个凹槽200的第二侧壁202设置外延结构，外延结构突出于凹槽200形成脊形外延部402，脊形外延部402之间相互隔离，外延结构包括三五族化合物半导体层。

本发明通过采用选择性区域外延生长的方式，使凹槽200内侧壁上生长的外延结构产生的位错密度降低，提高了外延结构的质量，有利于提高器件的工作性能和制备良率。

作为示例，外延结构包括成核层和三五族化合物半导体层；成核层与第二侧壁202接触，成核层材料为氮化铝；三五族化合物半导体层设置于成核层表面，三五族化合物半导体层包括AlGaN层和GaN层所形成的势垒结构。

本发明通过配合AlN(氮化铝)作为成核层，可以快速横向填充成核层，从而进一步提高器件外延结构生长的晶体质量，减少电荷集聚效应和晶格位错密度。

优选地，成核层的生长可以采用高温AIN应力控制技术，以获得高的晶体质量，并实现应力平衡，以生长出高质量的三五族化合物半导体层。具体地，成核层生长过程中，其生长温度从1020℃降低到920℃，以改善器件外延结构与衬底层100之间的浸润性，促使后续三五族化合物半导体层以二维层状生长模式进行生长。具体地，调节AlN成核层的厚度来实现器件外延结构中各层之间的应力平衡，防止器件外延结构在生长过程中受到的张应力超过临界值发生开裂。

具体地，外延结构采用低高温结合以及低V/III比的生长条件，其中，低温温度为1200℃，高温温度为1300℃，外延结构的厚度比例可根据需要进行调整。具体地，V/III比为在生长外延结构过程中每秒通入的五族化合物和三族化合物的摩尔质量比例。

可选地，三五族化合物半导体层的生长V/III比小于500。

优选地，V/III比保持在136，以维持脊形外延部402的顶部在第一方向X和第二方向Y上的生长速度尽可能地均匀稳定。

可选地，成核层的材料包括但不限于GaN(氮化镓)、AlN(氮化铝)、AlGaN(氮化镓铝)或上述任意一种以上材料的组合物。

可选地，外延结构中也可以在成核层与势垒结构之间添加缓冲层，但由于前述本发明中脊形外延部402在生长阻挡层300上生长的特点使得位错密度已经大大减少，此处省略缓冲层也不会明显影响器件性能。

可选地，三五族化合物半导体层的生长温度高于1080℃。

作为示例，外延结构通过MOCVD(金属有机化合物化学气相沉淀)形成。

作为示例，于凹槽200的第二侧壁202设置外延结构之前，使用沸腾的王水对凹槽200进行清洗。

具体地，沸腾的王水在大于60℃的环境温度下对凹槽200进行10-30分钟的清洗，以去除凹槽200表面的金属颗粒。

作为示例，使用沸腾的王水对凹槽200进行清洗后，使用氢氟酸溶液清洗凹槽200，氢氟酸溶液浓度小于等于0.5％。

作为示例，氢氟酸溶液的浓度为0.1％。具体地，使用氢氟酸溶液对凹槽200进行5-10秒的清洗，以去除残留的生长阻挡层300，然后使用去离子水进行清洁，最后烘干。

作为示例，如图11所示，制备方法还包括：在脊形外延部402上设置栅极4013；栅极4013通过与第二侧壁202成预设角度形成在脊形外延部402上；通过于脊形外延部402内埋或外嵌的方式形成源极4011和漏极4012。

可选地，栅极4013可以是与势垒结构表面直接接触的肖特基栅；也可以是与生长阻挡层300表面接触的栅极4013；也可以是部分与势垒结构表面接触，部分与生长阻挡层300表面接触的场板结构的栅极4013。

以上步骤为针对外延结构为HEMT器件进行的示例描述。可选地，也可以制备如探测器器件、LED发光器件等其他器件类型，根据相应的结构特点调节制备步骤即可。

实施例二

如图11所示，本实施例提供一种半导体器件结构，采用如实施例一中任意一种方法制备得到，半导体器件结构包括：

衬底层100、生长阻挡层300、外延结构；

衬底层100设置多个相间的凹槽200，每个凹槽200包括相对设置的第一侧壁201和第二侧壁202；衬底层100的材料为(110)单晶硅；

生长阻挡层300覆盖在多个凹槽200的第一侧壁201，外延结构设置在覆盖有生长阻挡层300的多个凹槽200的第二侧壁202，并突出于凹槽200形成脊形外延部402，脊形外延部402之间相互隔离，外延结构包括三五族化合物半导体层。

作为示例，外延结构上还形成有器件结构，器件结构包括基于三五族化合物半导体层的HEMT器件、探测器器件或LED发光器件中的一种或一种以上的任意组合。

可选地，HEMT器件可以为增强型或耗尽型器件结构。

可选地，器件外延结构也可以根据需求设置为MOSFET(金属-氧化物-半导体场效应晶体管)、JFET(结型场效应晶体管)、MESFET(金属-半导体场效应晶体管)、MISFET(金属-绝缘体-半导体场效应晶体管)等其他外延形成器件层的半导体器件。

作为示例，相邻两凹槽200之间包括一台面204，凹槽200包括一底面203，生长阻挡层300覆盖在多个凹槽200的第一侧壁201、底面203和与第一侧壁201相接的台面204上；外延结构的脊形外延部402沿第二方向Y设置在台面204的生长阻挡层300上。

本发明通过使用(110)单晶硅，使生长覆盖在台面204的生长阻挡层300上的脊形外延部402与衬底层100没有接触，使得生长在该位置的外延结构层间位错密度大大下降，不需要缓冲层也可以正常工作。

可选地，生长阻挡层300可以不完全覆盖底面203。优选地，生长阻挡层300完全覆盖底面203，以使外延结构尽可能地只生长在第二侧壁202上，以减小外延结构与衬底层100的接触面积。

可选地，生长阻挡层300也可以覆盖部分第二侧壁202，以减少外延结构与衬底层100的接触面积，从而减小位错密度，同时为保证脊形外延部402与衬底层100的生长面足够牢固，不容易脱落或断裂，还需要使外延结构与衬底层100的接触面积达到一定预设数值，其具体数值需要根据实际器件结构和性能需求进行调整。

可选地，生长阻挡层300材料包括但不限于氧化硅或氮化硅，为可以阻止外延结构生长且可在硅上生长的合适材料。优选地，使用氧化硅，其与衬底层100材料硅能够形成更紧密的连接面，使阻挡效果更可靠。

作为示例，底面203沿第一方向X的长度设置为2微米-10微米，第一侧壁201沿第二方向Y的长度为5微米-15微米，第二侧壁202沿第二方向Y的长度为5微米-15微米，台面204沿第一方向X的长度为1微米-10微米，底面203沿第一方向X的长度小于第一侧壁201沿第二方向Y的长度。

优选地，底面203沿第一方向X的长度与第一侧壁201沿第二方向Y的长度比例小于0.7，以保证生长出的器件外延结构的晶体质量。

可选地，底面203沿第一方向X的长度与第一侧壁201沿第二方向Y的长度比例可以为0.5。

作为示例，外延结构包括成核层和三五族化合物半导体层；成核层与第二侧壁202接触，成核层材料为氮化铝；三五族化合物半导体层设置于成核层表面，三五族化合物半导体层包括AlGaN层和GaN层所形成的势垒结构。

本发明通过配合AlN(氮化铝)作为成核层，可以快速横向填充成核层，从而进一步提高器件外延结构生长的晶体质量，减少电荷集聚效应和晶格位错密度。

优选地，成核层的生长可以采用高温AIN应力控制技术，以获得高的晶体质量，并实现应力平衡，以生长出高质量的三五族化合物半导体层。具体地，成核层生长过程中，其生长温度从1020℃降低到920℃，以改善器件外延结构与衬底层100之间的浸润性，促使后续三五族化合物半导体层以二维层状生长模式进行生长。具体地，调节AlN成核层的厚度来实现器件外延结构中各层之间的应力平衡，防止器件外延结构在生长过程中受到的张应力超过临界值发生开裂。

可选地，成核层的材料包括但不限于GaN(氮化镓)、AlN(氮化铝)、AlGaN(氮化镓铝)或上述任意一种以上材料的组合物。

可选地，外延结构中也可以在成核层与势垒结构之间添加缓冲层，但由于前述本发明中脊形外延部402在生长阻挡层300上生长的特点使得位错密度已经大大减少，此处省略缓冲层也不会明显影响器件性能。

可选地，三五族化合物半导体层的生长温度高于1080℃。

作为示例，如图11-图12所示，当器件结构为基于三五族化合物半导体层的HEMT器件时，半导体器件结构还包括电极层，电极层设置在每个外延结构上，电极层包括栅极4013、源极4011和漏极4012；栅极4013架设在外延结构的脊形外延部402上，不同脊形外延部402对应的栅极4013彼此独立分开或按预设组合形成有效电连接；源极4011和漏极4012均内埋或外嵌于脊形外延部402，不同脊形外延部402对应的源极4011、漏极4012之间彼此独立分开或按预设组合形成有效电连接。具体地，图中示出的源极4011和漏极4012位置可以交换，根据实际设计需求决定。

可选地，栅极4013可以是与势垒结构表面直接接触的肖特基栅；也可以是与生长阻挡层300表面接触的栅极4013；也可以是部分与势垒结构表面接触，部分与生长阻挡层300表面接触的场板结构的栅极4013。

综上，本发明的半导体器件结构及其制备方法，可以通过使用(110)单晶硅，使外延结构可以在侧壁生长有效的外延面，改善器件在晶圆上的空间利用率，提高单位晶圆可容纳的HEMT器件密度；同时利用(110)单晶硅上的外延生长结构，使脊形外延部可以与衬底层没有接触，从而降低层间应力产生位错的概率，降低器件对缓冲层的依赖；另外通过侧壁选区外延生长技术，降低了外延结构外延生长产生的位错密度，改善器件外延结构质量。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体器件结构的制备方法，其特征在于，所述制备方法包括以下步骤：

提供材料为(110)单晶硅的一衬底层；

将所述衬底层图形化形成多个相间的凹槽，每个所述凹槽包括相对设置的第一侧壁和第二侧壁；

于多个所述凹槽的所述第一侧壁设置生长阻挡层；

于覆盖有所述生长阻挡层的多个所述凹槽的所述第二侧壁设置外延结构，所述外延结构突出于所述凹槽形成脊形外延部，所述脊形外延部之间相互隔离，所述外延结构包括三五族化合物半导体层。

2.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，所述制备方法还包括：在所述脊形外延部上设置栅极；所述栅极通过与所述第二侧壁成预设角度形成在所述脊形外延部上；通过于所述脊形外延部内埋或外嵌的方式形成源极和漏极。

3.根据权利要求1所述的半导体器件结构的制备方法，其特征在于，于所述凹槽的所述第二侧壁设置所述外延结构之前，使用沸腾的王水对所述凹槽进行清洗。

4.根据权利要求3所述的半导体器件结构的制备方法，其特征在于，使用沸腾的王水对所述凹槽进行清洗后，使用氢氟酸溶液清洗所述凹槽，所述氢氟酸溶液浓度小于等于0.5％。

5.一种半导体器件结构，其特征在于，所述半导体器件结构采用权利要求1-4中任意一项所述的制备方法制备得到，所述半导体器件结构包括：

衬底层、生长阻挡层、外延结构；

所述衬底层设置多个相间的凹槽，每个所述凹槽包括相对设置的第一侧壁和第二侧壁；

所述衬底层的材料为(110)单晶硅；

所述生长阻挡层覆盖在多个所述凹槽的所述第一侧壁，所述外延结构设置在覆盖有所述生长阻挡层的多个所述凹槽的所述第二侧壁，并突出于所述凹槽形成脊形外延部，所述脊形外延部之间相互隔离，所述外延结构包括三五族化合物半导体层。

6.根据权利要求5所述的半导体器件结构，其特征在于，所述外延结构上还形成有器件结构，所述器件结构包括基于所述三五族化合物半导体层的HEMT器件、探测器器件或LED发光器件中的一种或一种以上的任意组合。

7.根据权利要求5所述的半导体器件结构，其特征在于，

相邻两凹槽之间包括一台面，所述凹槽包括一底面，所述生长阻挡层覆盖在多个所述凹槽的所述第一侧壁、所述底面和与所述第一侧壁相接的所述台面上；

所述外延结构的所述脊形外延部沿第二方向设置在所述台面的所述生长阻挡层上。

8.根据权利要求7所述的半导体器件结构，其特征在于，所述底面沿第一方向的长度设置为2微米-10微米，所述第一侧壁沿所述第二方向的长度为5微米-15微米，所述第二侧壁沿所述第二方向的长度为5微米-15微米，所述台面沿所述第一方向的长度为1微米-10微米，所述底面沿所述第一方向的长度小于所述第一侧壁沿所述第二方向的长度，所述第一方向垂直于所述第二方向。

9.根据权利要求5所述的半导体器件结构，其特征在于，所述外延结构包括成核层和三五族化合物半导体层；所述成核层与所述第二侧壁接触，所述成核层材料为氮化铝；所述三五族化合物半导体层设置于所述成核层表面，所述三五族化合物半导体层包括AlGaN层和GaN层所形成的势垒结构。

10.根据权利要求6中所述的半导体器件结构，其特征在于，当所述器件结构为基于所述三五族化合物半导体层的HEMT器件时，所述半导体器件结构还包括电极层，所述电极层设置在每个所述外延结构上，所述电极层包括栅极、源极和漏极；

所述栅极架设在所述外延结构的所述脊形外延部上，不同所述脊形外延部对应的所述栅极彼此独立分开或按预设组合形成有效电连接；

所述源极和所述漏极均内埋或外嵌于所述脊形外延部，不同所述脊形外延部对应的所述源极、所述漏极之间彼此独立分开或按预设组合形成有效电连接。

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