CN115904849A - Pcie链路信号测试方法、系统、计算机设备及介质 - Google Patents

Pcie链路信号测试方法、系统、计算机设备及介质 Download PDF

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Abstract

本发明公开了一种PCIE链路信号测试方法、系统、设备及介质，方法包括：响应于第一预设信号，CPLD识别从PCIE链路采集的信号获得目标外插卡治具信息，PCIE链路至少包括PCIE3.0、PCIE4.0与PCIE5.0链路，外插卡治具信息至少包括PCIE型号和带宽；CPLD获取对应的Pn值并传送至BMC以对CPU系统内的寄存器设置预置值和带宽；CPLD经BMC将S参数发送至CPU系统处理S参数，并采集预设数量电压数据生成反映PCIE链路信号质量的眼图质量；设定在不同带宽、预置值下，可以验证链路的信号完整性，支持预设数量电压数据的采集生成眼图质量，从而十分快捷的判断链路的信号质量。

Description

PCIE链路信号测试方法、系统、计算机设备及介质
技术领域
本发明涉及PCIE领域，具体涉及一种PCIE链路信号测试方法、系统、计算机设备及计算机可读存储介质。
背景技术
随着云计算、大数据技术的兴起，现代电子系统和芯片技术高速发展，高性能的计算集群性能不断提高，带来了高速数据传输的爆炸性增长，服务器的板间互联及服务器间的信号带宽都得到极大得提升。因此伴随产生的高速系统信号完整性的建模、仿真、分析、测量、回归验证成为高速板卡研发的重要课题。
其中，回归验证是指验证产品设计是否达到信号完整性的要求，如果产品的信号完整性不好，信号发生畸变，信号接收端无法正确接收信号，导致电路无法正常工作。因此信号完整性测试对产品研发调试极为重要。
目前信号完整性的测试手段种类繁多，有频域，也有时域的，还有一些综合性的手段，比如误码测试。但不管是哪一种测试手段，都存在一定的局限性，它们都只能针对某些特定的场景或者应用而使用。并且目前市场上逐渐出现了PCIE1.0~PCIE5.0多种速率的通信设备。当前一个服务器研发项目，在PCIE信号完整性测试中，需要完成多种速率的通信设备的PCIE_TX一致性测试、PCIE_Rx_bert一致性测试来判断信号完整性，通常至少要消耗15~30个工作日才能完成，无法通过实际测试的方法在短期内排查出PCIE3.0~PCIE5.0信号相对较差的链路，PCIE5.0_Rx_bert优化困难。
发明内容
本发明目的是：提供一种PCIE链路信号测试方法、系统、计算机设备及计算机可读存储介质。
本发明的技术方案是：第一方面，本发明提供一种PCIE链路信号测试方法，所述方法包括：
响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；
所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；
所述CPU系统处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
在一种较佳的实施方式中，所述PCIE链路包括与所述CPLD连接的线缆节点、与所述线缆节点相连的PCIE接口以及插接在所述PCIE接口内的待测设备外插卡治具，所述响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息包括：
CPLD实时采集所述线缆节点的信号；
响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号以获得目标外插卡治具信息。
在一种较佳的实施方式中，所述线缆节点至少包括X16_PCIE3.0线缆节点、X16_PCIE4.0线缆节点和X16_PCIE5.0线缆节点；每个所述线缆节点均连接有X4接口、X8接口和X16接口；
所述CPLD实时采集所述线缆节点的信号包括：
所述CPLD实时采集所述线缆节点的GPIO信号；
所述响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号获得目标外插卡治具信息包括：
响应于预设按键接通产生的信号，所述CPLD识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
在一种较佳的实施方式中，所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽包括：
所述CPLD获取目标拨码开关传送的Pn值，其中所述Pn值根据所述外插卡治具信息设置；
所述CPLD传送所述Pn值与所述GPIO信号至基板管理控制系统；
所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
在一种较佳的实施方式中，所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽包括：
所述基板管理控制系统基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
在一种较佳的实施方式中，所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统包括：
所述CPLD根据所述外插卡治具信息选择对应的S参数；
所述CPLD基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
在一种较佳的实施方式中，所述CPU系统处理所述S参数包括：
所述CPU系统基于所述外插卡治具信息获得总链路损耗信息；
所述CPU系统基于所述总链路损耗信息对所述S参数进行去嵌处理。
在一种较佳的实施方式中，所述采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量包括：
所述CPU系统根据所述对应的S参数匹配对应的预设数量；
所述CPU系统采集所述预设数量的电压数据输出最终误码数量；
所述CPU系统根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
在一种较佳的实施方式中，所述方法还包括：
所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位；
所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
在一种较佳的实施方式中，所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号包括：
所述CPU系统接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
在一种较佳的实施方式中，所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性包括：
所述CPU系统基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
所述CPU系统基于所述PCIE信号差异信息判断PCIE链路信号完整性。
在一种较佳的实施方式中，所述方法还包括：
所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
在一种较佳的实施方式中，所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪包括：
响应于所述CPLD串口切换至基板管理控制系统下，所述CPLD基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
在一种较佳的实施方式中，所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪之前，所述方法还包括：
将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE_RX接口和/或PCIE_TX接口上以形成PCIE链路。
在一种较佳的实施方式中，所述方法还包括：
所述CPLD识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接；
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
在一种较佳的实施方式中，所述CPLD识别第一拨码开关与第二拨码开关的值之前，所述方法还包括：
所述基板管理控制系统启动后持续监测基板温度；
响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，所述基板管理控制系统传送第二预设信号至所述CPLD；
响应于接收到所述第二预设信号，所述CPLD识别所述第一拨码开关与第二拨码开关的值。
在一种较佳的实施方式中，所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统分别通过防电流倒灌控制器与PSU连接以由所述PSU进行供电，所述防电流倒灌控制器与所述CPLD连接；
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电包括：
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统；
所述CPLD基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
第二方面，本发明还提供一种PCIE链路信号测试系统，所述系统包括：
CPLD模块，用于响应于第一预设信号，识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
所述CPLD模块还获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统，以及根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统；
基板管理控制系统模块，用于对CPU系统内的寄存器设置预置值和带宽，以及将所述S参数发送至所述CPU系统；
CPU系统模块，用于处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
第三方面，本发明还提供一种计算机设备，所述计算机设备包括：
一个或多个处理器；
以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令，所述程序指令在被所述一个或多个处理器读取执行时，执行如第一方面中任意一项所述的PCIE链路信号测试方法。
第四方面，本发明还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令使所述计算机执行如第一方面中任意一项所述的PCIE链路信号测试方法。
本发明的优点是：提供一种PCIE链路信号测试方法、系统、计算机设备及计算机可读存储介质，所述方法包括：响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；所述CPU系统处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量；设定在不同带宽、预置值下，可以实现对自研存储服务器标准slot及OCP接口槽位输出链路的PCIE信号完整性验证，支持预设数量电压数据的采集生成眼图质量，从而十分快捷的判断链路的信号质量。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的进行PCIE链路信号测试的架构示意图；
图2为本发明所提供的进行PCIE链路信号测试的架构验证PCIE信号完整性时的接线图；
图3为本发明所提供的进行PCIE链路信号测试的架构验证PCIE信号一致性时的接线图；
图4为本发明所提供的PCIE链路信号测试方法流程图；
图5为本发明所提供的PCIE链路信号测试方法中不同寄存器对应的预置值示意图；
图6为本发明所提供的PCIE链路信号测试方法中S参数去嵌处理中损耗要求示意图；
图7为本发明所提供的PCIE链路信号测试方法中CPU系统通过采集预设数据量生成的眼图质量示意图；
图8为本发明所提供的PCIE链路信号测试方法中CTLE和DC Gain参数示意图；
图9为本发明所提供的PCIE链路信号测试方法中拨码开关值与上电系统的对应关系示意图；
图10为本发明所提供的PCIE链路信号测试方法中系统供电线路示意图；
图11为本发明所提供的PCIE链路信号测试方法中系统上电流程图；
图12为本发明所提供的PCIE链路信号测试系统结构图；
图13为本发明所提供的计算机设备结构图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如背景技术所述，现有技术中随着芯片技术的高速发展，高速数字接口逐渐普及，高速数据传输爆炸性增长，服务器的板间互连及服务器间的信号带宽都得到了极大提升。因此，高速系统信号完整性的测量分析称为高速板卡研发的重要课题。
目前信号完整性的测试手段种类繁多，有频域，也有时域的，还有一些综合性的手段，比如误码测试。
常用的测试方案包括了波形测试、时序测试、眼图测试、阻抗（TDR）测试、抖动测试、频域损耗测试、误码测试等等，从信号名称上有：DDR、 PCIe、SATA、 SAS、 USB、 HDMI、DisplayPort、DVI、 LVDS、 V-by-One、SFP和Ethernet；随着技术的发展，越来越多的仪器趋向于功能多样化，比如示波器不仅仅可以测试信号是波形质量、时序和眼图，还可以测试频谱图；网络分析仪不仅仅可以测试插入损耗、回波损耗、串扰等频域曲线，还可以测量时域阻抗。
但不管是哪一种测试手段，都存在一定的局限性，它们都只是针对某些特定的场景或者应用而使用。只有选择合适测试方法，才可以更好地评估产品特性。
作为在CPU、GPU、FPGA和特定工作负载加速器等各种计算节点之间快速传输数据的重要骨干，自21世纪初正式创立以来，PCI Express(PCIe)接口就成为了数据中心和计算应用中芯片间数据传输的行业标准。PCI Express，简称PCI-E，官方简称PCIe，是计算机总线的一个重要分支，它沿用既有的PCI编程概念及信号标准，并且构建了更加高速的串行通信系统标准。随着PCIe标准的快速发展，PCIE依靠高速的传输速度逐渐成为服务器总线的主流解决方案；当前服务器研发项目在PCIE3.0~PCIE5.0信号完整性测试中，如果要完成PCIE_TX一致性测试、PCIE_Rx_bert一致性测试来判断信号完整性，需要消耗至少15~30个工作日才能完成，无法通过实际测试的方法，短期内排查PCIE3.0~PCIE5.0信号哪个链路相对较差、PCIE5.0_Rx_bert优化困难、都需要及时的解决。
为解决上述问题，本申请创造性地提出了一种PCIE链路信号测试方法、系统、计算机设备及计算机可读存储介质，设定在不同带宽、预置值下，可以实现对自研存储服务器标准slot及OCP接口槽位输出链路的PCIE信号完整性验证，支持预设数量电压数据的采集生成眼图质量，从而十分快捷的判断链路的信号质量。
下面将结合附图和各个实施例，对本申请的方案进行详细介绍。
实施例一：本实施例对本申请中进行PCIE链路信号测试的架构进行介绍。
具体的，参照图1所示，所述架构包括：CPU处理系统，所述CPU处理系统支持PCIE5.0并能向下兼容；所述CPU处理系统连接有X16_PCIE5.0线缆节点（A）、X16_PCIE4.0线缆节点（B）和X16_PCIE3.0线缆节点（C），其中X16_PCIE5.0线缆节点（A）连接有PCIE5.0_X16接口（E）、PCIE5.0_X8接口（F）和PCIE5.0_X4接口（G）；所述X16_PCIE4.0线缆节点（B）连接有PCIE4.0_X16接口（H）、PCIE4.0_X8接口（M）和PCIE4.0_X4接口（N）；所述X16_PCIE3.0线缆节点（C）连接有PCIE3.0_X16接口（X）、PCIE3.0_X8接口（Y）和PCIE3.0_X4接口（Z）；参照图2所示，上述接口与待测设备的外插卡治具插接形成PCIE链路。
所述CPU处理系统还分别连接有PMC_PCIE5.0控制处理系统和Broadcom_PCIE5.0控制处理系统，其中，所述PMC_PCIE5.0控制处理系统连接有X16_OCP槽位（J）和X16_Slot槽位（K），所述Broadcom_PCIE5.0控制处理系统也分别连接有X16_OCP槽位（H）和X16_Slot槽位（R）；X16_OCP槽位与X16_Slot槽位用于与待测设备的外插卡治具插接形成PCIE链路，PMC_PCIE5.0控制处理系统可识别链接最大带宽至X1、X2、X4、X8、X16的PCIE5.0设备，Broadcom_PCIE5.0控制处理系统同样可以识别链接最大带宽至X1、X2、X4、X8、X16的PCIE5.0设备，差异对比PMC_PCIE5.0控制处理系统与Broadcom_PCIE5.0控制处理系统经由Slot槽位与OCP槽位所接收的PCIE5.0信号，识别论证PCIE5.0信号完整性。同时PMC_PCIE5.0控制处理系统与Broadcom_PCIE5.0控制处理系统可以进行PCIE1.0、PCIE2.0、PCIE3.0、 PCIE4.0的向下兼容。
所述CPU处理系统还基于LPC连接有BMC（Baseboard Management Controller，基板管理控制器）管理系统，所述BMC管理系统基于IIC链路监测基板的温度；所述BMC管理系统还基于IIC链路连接有PCIE_TX_r edriver驱动系统，所述PCIE_TX_r edriver驱动系统连接有PCIE5.0SMA 接口TX_DP/DN和RX_DP/DN；现有技术中采用误码仪测试PCIE链路信号时，误码仪难以满足PCIE5.0驱动，必须外接驱动系统，本申请BMC管理系统还基于IIC链路连接有PCIE_TX_r edriver驱动系统，PCIE_TX_r edriver驱动系统自带SMA四个接口，本申请所提供的架构在SMA接口外接误码仪测试PCIE信号一致性时接线图如图3所示，调整PCIE信号的驱动能力，使用误码仪PCIE5.0不需要再外接驱动系统，测试时长变短、更简单。
所述BMC管理系统还基于IIC链路、UART连接有CPLD逻辑控制，(ComplexProgrammable Logic Device，复杂可编程逻辑器件)为大规模集成电路范围，是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。所述CPLD逻辑控制分别连接有拨码开关、PCIE_button，并能进行串口切换切换至BMC管理系统下；所述CPLD逻辑控制还与所述X16_PCIE5.0线缆节点（A）、X16_PCIE4.0线缆节点（B）和X16_PCIE3.0线缆节点（C）相连以对所述X16_PCIE5.0线缆节点（A）、X16_PCIE4.0线缆节点（B）和X16_PCIE3.0线缆节点（C）进行监测。
实施例二：基于上述实施例一所介绍的进行PCIE链路信号测试的架构，本实施例结合图4，对本申请中进行PCIE链路信号测试过程进行介绍。
具体的，本发明提供一种PCIE链路信号测试方法，所述方法包括：
S410、响应于第一预设信号，CPLD识别从PCIE链路采集的信号获得目标外插卡治具信息，PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，外插卡治具信息至少包括PCIE型号和带宽。
在一种较佳实施方式中，所述PCIE链路包括与所述CPLD连接的线缆节点、与所述线缆节点相连的PCIE接口以及插接在所述PCIE接口内的待测设备外插卡治具，本步骤包括：
S411、CPLD实时采集所述线缆节点的信号。
具体的，为满足多种带宽的链路测试需求，每一种控制接口的线缆节点都可以适配X4、X8、X16的外插卡治具，进而实现服务器输出高速链路接口的测试验证。于本实施例中，所述线缆节点至少包括X16_PCIE3.0线缆节点、X16_PCIE4.0线缆节点和X16_PCIE5.0线缆节点；每个所述线缆节点均连接有X4接口、X8接口和X16接口；测试时待测设备的外插卡治具插接在对应的接口内形成完整的PCIE链路，CPLD监测线缆节点传送的信号，具体包括：
所述CPLD实时采集所述线缆节点的GPIO信号；
在每一种控制接口的线缆节点处，通过CPLD逻辑控制器经信号采样线缆节点传送的GPIO信号，区分PCIE3.0、PCIE4.0、PCIE5.0的控制接口的线缆节点是否有x4、X8、X16的外插卡治具。
S412、响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号获得目标外插卡治具信息。
具体的，与本实施例中，所述预设按键为与所述CPLD连接的PCIE_button。CPLD持续接收采集线缆节点的GPIO信号，当PCIE_button按下之后，CPLD响应到接通产生的信号，对采集的GPIO信号进行识别，才能识别PCIE5.0，同时因x4、X8、X16的外插卡治具引起的IDGPIO1_PCIE、 IDGPIO2_PCIE、IDGPIO3_PCIE值变化被CPLD采集。
所述响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号获得目标外插卡治具信息包括：
响应于预设按键接通产生的信号，所述CPLD识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
通过PCIE_button按下之后，CPLD所采集到的外插卡治具引起的GPIO信号即PCIE值的变化，识别出接口所插接的外插卡治具和带宽。具体指示如下表所示：
S420、CPLD获取目标外插卡治具对应的Pn值并传送Pn值至基板管理控制系统以供基板管理控制系统对CPU系统内的寄存器设置预置值和带宽。
在一种实施方式中，所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽包括：
S421、所述CPLD获取目标拨码开关传送的Pn值，所述Pn值根据所述外插卡治具信息设置。
具体的，PCIE3.0、PCIE4.0、PCIE5.0的预置都分别存在11种预置值，在拨码开关进行手动切换设置，实现对Pn( P0-P10)的操控，不同的寄存器的预置值如图5所示。
S422、所述CPLD传送所述Pn值与所述GPIO信号至基板管理控制系统。
具体的，CPLD与基板管理控制系统通过IIC、UART（Universal AsynchronousReceiver/Transmitter，通用异步收发传输器）通信连接，CPLD将Pn值和采集的线缆节点的GPIO信号传送到基板管理控制系统。
S423、所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
在一种实施方式中，所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽包括：
所述基板管理控制系统基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
具体的，BMC通过LPC（LowpincountBus，LPC总线）针对CPU系统内的Link Control、Lane Equalization Control、Link Status、Link Capabilities等寄存器进行设置预置值、带宽等；从而实现P0-P10的链路信号质量切换。不同的寄存器的预置值如图5所示。
S430、CPLD根据外插卡治具信息发送对应的S参数（散射参数）至基板管理控制系统，以供基板管理控制系统将S参数发送至CPU系统。
在一种实施方式中，所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统包括：
S431、所述CPLD根据所述外插卡治具信息选择对应的S参数。
具体的，所述CPLD识别链路每个接口所插接的外插卡治具的具体型号和带宽，然后将对应的S参数告知给基板管理控制系统。
S432、所述CPLD基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
具体的，所述CPLD基于IIC链路将对应的S参数告知给基板管理控制系统后，基板管理控制系统通过LPC通信将S参数传送给支持PCIE5.0的CPU系统，由CPU系统针对S参数进行处理。
S440、CPU系统处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
在一种实施方式中，所述CPU系统处理所述S参数包括：
S441、所述CPU系统基于所述外插卡治具信息获得总链路损耗信息。
具体的，不同速率下，每一种外插卡治具的损耗要求不同，其中PCIE5.0外插卡治具损耗要求满足36db，PCIE4.0的外插卡治具的损耗要求满足28db；PCIE3.0的外插卡治具的损耗要求满足23.5db。
S442、所述CPU系统基于所述总链路损耗信息对所述S参数进行去嵌处理。
具体的，参照图6所示，支持PCIE5.0的CPU系统根据总链路损耗信息进行S参数去嵌处理。
在一种实施方式中，所述采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量包括：
S443、所述CPU系统根据所述对应的S参数匹配对应的预设数量。
具体的，所述CPU系统格局对应的S参数确定需要采集的电压值数量。
S444、所述CPU系统采集所述预设数量的电压数据输出最终误码数量。
具体的，CPU处理系统通过采集4*10^12数据量进行输出最终误码数量。
S445、所述CPU系统根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
具体的，所述CPU系统通过采集4*10^12数据量的电压值输出最终误码数量，从而判断出P0-P10链路在4*10^12的数据量下电压值，从而形成眼图质量，如图7所示。
在一种实施方式中，所述方法还包括：
SA10、所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位。
优选的，所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号包括：
所述CPU系统接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
示例性的，于本实施例中，所述第一PCIE控制处理系统为PMC_PCIE5.0控制处理系统，所述第二PCIE控制处理系统为Broadcom_PCIE5.0控制处理系统，PMC_PCIE5.0控制处理系统与Broadcom_PCIE5.0控制处理系统为不同的PCIE控制处理系统，都可以识别链接最大带宽至X1、X2、X4、X8、X16的PCIE5.0设备，满足标准的slot槽位及OCP接口的槽位。PMC_PCIE5.0控制处理系统、Broadcom_PCIE5.0控制处理系统都连接有外接插槽，外接插槽同时支持了标准的Slot槽位及OCP接口的槽位。需要执行外接插卡输出的高速链路自测功能时，外插卡治具插接到PMC_PCIE5.0控制处理系统所连接的外接插槽内，采集PMC_PCIE5.0控制处理系统所接收的信号，再讲外插卡治具插接到Broadcom_PCIE5.0控制处理系统所连接的外接插槽内，采集Broadcom_PCIE5.0控制处理系统所接收的信号。
SA20、所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
具体的，所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性包括：
SA21、所述CPU系统基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
SA22、所述CPU系统基于所述PCIE信号差异信息判断PCIE链路信号完整性。
差异对比PMC_PCIE5.0控制处理系统和Broadcom_PCIE5.0控制处理系统所接收的PCIE信号，对PCIE信号完整性进行识别论证。
在一种实施方式中，所述方法还包括：
SB10、将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE_RX接口和/或PCIE_TX接口上以形成PCIE链路。
SB20、所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
在一种实施方式中，所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪包括：
响应于所述CPLD串口切换至基板管理控制系统下，所述CPLD基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
具体的，现有的PCIE5.0误码测试仪器中，由于其均衡能力的限制，从而导致接收的PCIE5.0_TX信号不可靠，以致于PCIE_5.0_RX_bert一致性出现误差及不确定性的问题。
本申请通过CPLD串口切换至基板管理控制系统下，参照图8所示，通过IIC链路实现调整DS320PR810_redriver的20类PCIECTLE Index、5类DC Gain共同实现100个级别的不同调整值，进行匹配PCIE5.0误码测试仪器，进而实现接口满足PCIE_5.0_RX_bert一致性测试。
在一种实施方式中，所述方法还包括：
SC10、所述基板管理控制系统启动后持续监测基板温度。
具体的，基板管理控制系统持续采集基板内的温度，当基板管理控制系统启动完成后，开始采集基板内的温度。
SC20、响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，所述基板管理控制系统传送第二预设信号至所述CPLD。
具体的，当基板管理控制系统监测的基板内的温度正常，且通信状态正常，则通过IIC链路告知CPLD。响应于接收到所述第二预设信号，所述CPLD识别所述第一拨码开关与第二拨码开关的值。
SC30、所述CPLD识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接。
具体的，CPLD控制器采用GPIO信号识别逻辑，进行PMC_PCIE5.0控制处理系统、Broadcom_ PCIE5.0控制处理系统、支持PCIE5.0的CPU处理系统和PCIE5.0_TX_redriver驱动系统的功耗优化上电。
参照图9与图10所示，所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统分别通过防电流倒灌控制器与PSU连接以由所述PSU进行供电，所述防电流倒灌控制器与所述CPLD连接；通过PSU供给12V电压，每一路的供电系统搭配TSP2456电源防过流、防倒灌控制器，由CPLD逻辑控制器的GPIO管脚使能EN控制，设置一个拨码开关A即第一开关、一个拨码开关B即第二开关，拨码开关A与拨码开关都分别与PMC_PCIE5.0控制处理系统、Broadcom_ PCIE5.0控制处理系统、CPU处理系统和PCIE5.0_TX_redriver驱动系统连接。拨码开关A与拨码开关B的值为0或1。
SC40、所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
在一种实施方式中，本步骤包括：
SC41、所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统。
SC42、所述CPLD基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
具体的，参照图11所示，当CPLD监测到AB=00时，表示研发人员需要进行适配PCIE_bert_Scope，进行误码测试，则启动PCIE5.0_TX_redriver驱动系统，配置上电；而其它的链路的系统不再上电处理；AB=01/10时，CPLD逻辑控制Broadcom_ PCIE5.0控制处理系统、PMC_ PCIE5.0控制处理系统进行上电处理，同时切断PCIE5.0_TX_redriver驱动系统、及CPU控制系统；AB=11时，CPLD逻辑切断Broadcom_ PCIE5.0控制处理系统、PMC_ PCIE5.0控制处理系统供电、PCIE5.0_TX_redriver驱动系统，使能供电给CPU控制系统。
本实施例所提供的一种PCIE链路信号测试方法，所述方法包括：响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；所述CPU系统处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量；设定在不同带宽、预置值下，可以实现对自研存储服务器标准slot及OCP接口槽位输出链路的PCIE信号完整性验证，支持预设数量电压数据的采集生成眼图质量，从而十分快捷的判断链路的信号质量。
进一步的，采用至少两种不同的PCIE控制处理系统接收PCIE链路信号，并对接收的PCIE信号进行比对，能够识别论证PCIE信号完整性，可以满足针对多种PCIE标卡进行信号完整性的验证对比。
进一步的，实现调整 redriver控制系统DS320PR810的 CTLE Index，可以满足共计100个级别的不同调整进行匹配PCIE5.0误码测试仪器，进而实现接口满足PCIE_5.0_RX_bert一致性测试。
进一步的，采用了电源防过流、防倒灌处理措施，降低功耗，优化节能。
实施例三：与上述实施例一至实施例二相对应的，下面将结合图12对本申请提供的PCIE链路信号测试系统系统进行介绍。其中，该系统可以通过硬件或软件的方式实现，也可以通过软硬件结合的方式实现，本申请并不限定。
在一个示例中，本申请提供了一种PCIE链路信号测试系统，所述系统包括：
CPLD模块1210，用于响应于第一预设信号，识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
所述CPLD模块1210还获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统，以及根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统；
基板管理控制系统模块1220，用于对CPU系统内的寄存器设置预置值和带宽，以及将所述S参数发送至所述CPU系统；
CPU系统模块1230，用于处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
在一种实施方式中，所述PCIE链路包括与所述CPLD连接的线缆节点、与所述线缆节点相连的PCIE接口以及插接在所述PCIE接口内的待测设备外插卡治具，所述CPLD模块1210具体用于：
实时采集所述线缆节点的信号；
响应于预设按键接通产生的信号，识别所述线缆节点的信号获得目标外插卡治具信息。
优选的，所述线缆节点至少包括X16_PCIE3.0线缆节点、X16_PCIE4.0线缆节点和X16_PCIE5.0线缆节点；每个所述线缆节点均连接有X4接口、X8接口和X16接口；所述CPLD模块1210具体用于：
实时采集所述线缆节点的GPIO信号；
响应于预设按键接通产生的信号，识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
更优选的，所述CPLD模块1210还用于：
获取目标拨码开关传送的Pn值，所述Pn值根据所述外插卡治具信息设置；
传送所述Pn值与所述GPIO信号至基板管理控制系统；
所述基板管理控制系统模块1220用于：根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
更优选的，所述基板管理控制系统模块1220具体用于：基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
更优选的，所述CPLD模块1210用于：
根据所述外插卡治具信息选择对应的S参数；
所述CPLD基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
更优选的，所述CPU系统模块1230具体用于：
基于所述外插卡治具信息获得总链路损耗信息；
基于所述总链路损耗信息对所述S参数进行去嵌处理。
更优选的，所述CPU系统模块1230具体用于：
根据所述对应的S参数匹配对应的预设数量；
采集所述预设数量的电压数据输出最终误码数量；
根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
在一种实施方式中，所述CPU系统模块1230还用于：
接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位；
基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
优选的，所述CPU系统模块1230具体用于：
接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
更优选的，所述CPU系统模块1230具体用于：
基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
基于所述PCIE信号差异信息判断PCIE链路信号完整性。
更优选的，所述基板管理控制系统1220还用于：
调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
更优选的，所述基板管理控制系统1220具体用于：
响应于所述CPLD串口切换至基板管理控制系统下，所述CPLD基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
更优选的，所述系统还包括：
插接模块1240，用于在所述基板管理控制系统模块1220调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪之前，将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE _RX接口和/或PCIE_TX接口上以形成PCIE链路。
更优选的，所述CPLD模块1210还用于：
识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接；
基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
更优选的，所述基板管理控制系统模块1220还用于在所述CPLD模块1210识别第一拨码开关与第二拨码开关的值之前，启动后持续监测基板温度；
还用于响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，所传送第二预设信号至所述CPLD；
所述CPLD模块1210具体用于响应于接收到所述第二预设信号，识别所述第一拨码开关与第二拨码开关的值。
更优选的，所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统分别通过防电流倒灌控制器与PSU连接以由所述PSU进行供电，所述防电流倒灌控制器与所述CPLD连接；
所述CPLD模块1210具体用于：
基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统；
基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
实施例四：与上述实施例一至实施例三相对应的，下面将结合图13，对本申请提供的计算机设备进行介绍。在一个示例中如图13所示，本申请提供了一种计算机设备，该计算机设备包括：
一个或多个处理器；
以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令，所述程序指令在被所述一个或多个处理器读取执行时，执行如下操作：
响应于第一预设信号，识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；
根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；
处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
实时采集所述线缆节点的信号；
响应于预设按键接通产生的信号，识别所述线缆节点的信号获得目标外插卡治具信息。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
实时采集所述线缆节点的GPIO信号；
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
响应于预设按键接通产生的信号，识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
获取目标拨码开关传送的Pn值，所述Pn值根据所述外插卡治具信息设置；
传送所述Pn值与所述GPIO信号至基板管理控制系统；
根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
所述基板管理控制系统基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
根据所述外插卡治具信息选择对应的S参数；
基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
基于所述外插卡治具信息获得总链路损耗信息；
基于所述总链路损耗信息对所述S参数进行去嵌处理。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
根据所述对应的S参数匹配对应的预设数量；
采集所述预设数量的电压数据输出最终误码数量；
根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位；
基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
基于所述PCIE信号差异信息判断PCIE链路信号完整性。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
响应于所述CPLD串口切换至基板管理控制系统下，基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE _RX接口和/或PCIE_TX接口上以形成PCIE链路。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接；
基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
所述基板管理控制系统启动后持续监测基板温度；
响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，传送第二预设信号至所述CPLD；
响应于接收到所述第二预设信号，识别所述第一拨码开关与第二拨码开关的值。
所述程序指令在被所述一个或多个处理器读取执行时，还执行如下操作：
基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统；
基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
所述程序指令在被所述一个或多个处理器读取执行时，还可以执行与上述方法实施例中的各个步骤对应的操作，可以参考上文中的描述，此处不再赘述。参考图13，其示例性的展示出了计算机设备的架构，具体可以包括处理器1310，视频显示适配器1311，磁盘驱动器1312，输入/输出接口1313，网络接口1314，以及存储器1320。上述处理器1310、视频显示适配器1311、磁盘驱动器1312、输入/输出接口1313、网络接口1314，与存储器1320之间可以通过通信总线1330进行通信连接。
其中，处理器1310可以采用通用的中央处理器（Central Processing Unit，CPU）、微处理器、应用专用集成电路（Application Specific Integrated Circuit，ASIC）、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请所提供的技术方案。
存储器1320可以采用只读存储器（Read Only Memory，ROM）、随机存取存储器（Random Access Memory，RAM）、静态存储设备，动态存储设备等形式实现。存储器1320可以存储用于控制计算机设备1300运行的操作系统1321，用于控制计算机设备1300的低级别操作的基本输入输出系统BIOS 1322。另外，还可以存储网页浏览器1323，数据存储管理1324，以及图标字体处理系统1325等等。上述图标字体处理系统1325就可以是本申请实施例中具体实现前述各步骤操作的应用程序。总之，在通过软件或者固件来实现本申请所提供的技术方案时，相关的程序代码保存在存储器1320中，并由处理器1310来调用执行。
输入/输出接口1313用于连接输入/输出模块，以实现信息输入及输出。输入输出/模块可以作为组件配置在设备中（图中未示出），也可以外接于设备以提供相应功能。其中输入设备可以包括键盘、鼠标、触摸屏、麦克风、各类传感器等，输出设备可以包括显示器、扬声器、振动器、指示灯等。
网络接口1314用于连接通信模块（图中未示出），以实现本设备与其他设备的通信交互。其中通信模块可以通过有线方式（例如USB、网线等）实现通信，也可以通过无线方式（例如移动网络、WIFI、蓝牙等）实现通信。
总线1330包括一通路，在设备的各个组件（例如处理器1310、视频显示适配器1311、磁盘驱动器1312、输入/输出接口1313、网络接口1314，与存储器1320）之间传输信息。
另外，该计算机设备1300还可以从虚拟资源对象领取条件信息数据库1341中获得具体领取条件的信息，以用于进行条件判断，等等。
需要说明的是，尽管上述计算机设备1300仅示出了处理器1310、视频显示适配器1311、磁盘驱动器1312、输入/输出接口1313、网络接口1314，存储器1320，总线1330等，但是在具体实施过程中，该计算机设备还可以包括实现正常运行所必需的其他组件。此外，本领域的技术人员可以理解的是，上述设备中也可以仅包含实现本申请方案所必需的组件，而不必包含图中所示的全部组件。
通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本申请可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，云服务器，或者网络设备等）执行本申请各个实施例或者实施例的某些部分所述的方法。
实施例五：与上述实施例一至实施例四相对应的，下面将对本申请提供的计算机可读存储介质进行介绍。
在一个示例中，本申请提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令使所述计算机执行如下操作：
响应于第一预设信号，识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；
根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；
处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
所述计算机指令使所述计算机还执行如下操作：
实时采集所述线缆节点的信号；
响应于预设按键接通产生的信号，识别所述线缆节点的信号获得目标外插卡治具信息。
所述计算机指令使所述计算机还执行如下操作：
实时采集所述线缆节点的GPIO信号；
所述计算机指令使所述计算机还执行如下操作：
响应于预设按键接通产生的信号，识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
所述计算机指令使所述计算机还执行如下操作：
获取目标拨码开关传送的Pn值，所述Pn值根据所述外插卡治具信息设置；
传送所述Pn值与所述GPIO信号至基板管理控制系统；
根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
所述计算机指令使所述计算机还执行如下操作：
所述基板管理控制系统基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
所述计算机指令使所述计算机还执行如下操作：
根据所述外插卡治具信息选择对应的S参数；
基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
所述计算机指令使所述计算机还执行如下操作：
基于所述外插卡治具信息获得总链路损耗信息；
基于所述总链路损耗信息对所述S参数进行去嵌处理。
所述计算机指令使所述计算机还执行如下操作：
根据所述对应的S参数匹配对应的预设数量；
采集所述预设数量的电压数据输出最终误码数量；
根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
所述计算机指令使所述计算机还执行如下操作：
接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位；
基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
所述计算机指令使所述计算机还执行如下操作：
接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
所述计算机指令使所述计算机还执行如下操作：
基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
基于所述PCIE信号差异信息判断PCIE链路信号完整性。
所述计算机指令使所述计算机还执行如下操作：
调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
所述计算机指令使所述计算机还执行如下操作：
响应于所述CPLD串口切换至基板管理控制系统下，基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
所述计算机指令使所述计算机还执行如下操作：
将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE _RX接口和/或PCIE_TX接口上以形成PCIE链路。
所述计算机指令使所述计算机还执行如下操作：
识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接；
基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
所述计算机指令使所述计算机还执行如下操作：
所述基板管理控制系统启动后持续监测基板温度；
响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，传送第二预设信号至所述CPLD；
响应于接收到所述第二预设信号，识别所述第一拨码开关与第二拨码开关的值。
所述计算机指令使所述计算机还执行如下操作：
基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统；
基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
另外，需要理解的是：本申请中术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (20)

1.一种PCIE链路信号测试方法，其特征在于，所述方法包括：
响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽；
所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统，以供所述基板管理控制系统将所述S参数发送至所述CPU系统；
所述CPU系统处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
2.根据权利要求1所述的PCIE链路信号测试方法，其特征在于，所述PCIE链路包括与所述CPLD连接的线缆节点、与所述线缆节点相连的PCIE接口以及插接在所述PCIE接口内的待测设备外插卡治具，所述响应于第一预设信号，CPLD识别从所述PCIE链路采集的信号获得目标外插卡治具信息包括：
CPLD实时采集所述线缆节点的信号；
响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号以获得目标外插卡治具信息。
3.根据权利要求2所述的PCIE链路信号测试方法，其特征在于，所述线缆节点至少包括X16_PCIE3.0线缆节点、X16_PCIE4.0线缆节点和X16_PCIE5.0线缆节点；每个所述线缆节点均连接有X4接口、X8接口和X16接口；
所述CPLD实时采集所述线缆节点的信号包括：
所述CPLD实时采集所述线缆节点的GPIO信号；
所述响应于预设按键接通产生的信号，所述CPLD识别所述线缆节点的信号获得目标外插卡治具信息包括：
响应于预设按键接通产生的信号，所述CPLD识别所述PCIE链路的GPIO信号在所述预设按键接通前后的变化值。
4.根据权利要求3所述的PCIE链路信号测试方法，其特征在于，所述CPLD获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统以供所述基板管理控制系统对CPU系统内的寄存器设置预置值和带宽包括：
所述CPLD获取目标拨码开关传送的Pn值，其中所述Pn值根据所述外插卡治具信息设置；
所述CPLD传送所述Pn值与所述GPIO信号至基板管理控制系统；
所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽。
5.根据权利要求4所述的PCIE链路信号测试方法，其特征在于，所述基板管理控制系统根据所述Pn值对CPU系统内的寄存器设置预置值和带宽包括：
所述基板管理控制系统基于LPC和所述Pn值对CPU系统内的寄存器设置预置值和带宽以进行链路信号质量切换。
6.根据权利要求5所述的PCIE链路信号测试方法，其特征在于，所述CPLD根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统包括：
所述CPLD根据所述外插卡治具信息选择对应的S参数；
所述CPLD基于IIC链路发送所述对应的S参数至所述基板管理控制系统。
7.根据权利要求6所述的PCIE链路信号测试方法，其特征在于，所述CPU系统处理所述S参数包括：
所述CPU系统基于所述外插卡治具信息获得总链路损耗信息；
所述CPU系统基于所述总链路损耗信息对所述S参数进行去嵌处理。
8.根据权利要求7所述的PCIE链路信号测试方法，其特征在于，所述采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量包括：
所述CPU系统根据所述对应的S参数匹配对应的预设数量；
所述CPU系统采集所述预设数量的电压数据输出最终误码数量；
所述CPU系统根据所述最终误码数量判断每条所述PCIE链路在所述预设数量电压数据下电压值以生成所述眼图质量。
9.根据权利要求1所述的PCIE链路信号测试方法，其特征在于，所述方法还包括：
所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号，所述PCIE控制处理系统分别连接有用于与外插卡治具插接的OCP槽位与Slot槽位；
所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性。
10.根据权利要求9所述的PCIE链路信号测试方法，其特征在于，所述CPU系统接收至少两个且不同的PCIE控制处理系统传送的PCIE信号包括：
所述CPU系统接收第一PCIE控制处理系统传送的第一PCIE信号和第二PCIE控制处理系统传送的第二PCIE信号，所述第一PCIE控制处理系统与所述第二PCIE控制处理系统为不同的PCIE控制处理系统。
11.根据权利要求10所述的PCIE链路信号测试方法，其特征在于，所述CPU系统基于所述至少两个且不同的PCIE控制处理系统传送的PCIE信号判断PCIE链路的信号完整性包括：
所述CPU系统基于所述第一PCIE信号和所述第二PCIE信号获得PCIE信号差异信息；
所述CPU系统基于所述PCIE信号差异信息判断PCIE链路信号完整性。
12.根据权利要求11所述的PCIE链路信号测试方法，其特征在于，所述方法还包括：
所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪。
13.根据权利要求12所述的PCIE链路信号测试方法，其特征在于，所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪包括：
响应于所述CPLD串口切换至基板管理控制系统下，所述CPLD基于IIC链路经所述基板管理控制系统调整所述PCIE驱动系统内寄存器的CTLE和DC Gain参数，以生成目标数量调整值匹配误码测试仪。
14.根据权利要求13所述的PCIE链路信号测试方法，其特征在于，所述基板管理控制系统调整与其相连的PCIE驱动系统的CTLE和DC Gain参数，以匹配与所述PCIE驱动系统配接的误码测试仪之前，所述方法还包括：
将待测设备外插卡治具插接到所述PCIE驱动系统连接的PCIE _RX接口和/或PCIE_TX接口上以形成PCIE链路。
15.根据权利要求12所述的PCIE链路信号测试方法，其特征在于，所述方法还包括：
所述CPLD识别第一拨码开关与第二拨码开关的值，所述第一拨码开关与所述第二拨码开关均分别与所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统连接；
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电。
16.根据权利要求15所述的PCIE链路信号测试方法，其特征在于，所述CPLD识别第一拨码开关与第二拨码开关的值之前，所述方法还包括：
所述基板管理控制系统启动后持续监测基板温度；
响应于判断所述基板温度与所述基板管理控制系统的通信状态符合预设条件，所述基板管理控制系统传送第二预设信号至所述CPLD；
响应于接收到所述第二预设信号，所述CPLD识别所述第一拨码开关与第二拨码开关的值。
17.根据权利要求16所述的PCIE链路信号测试方法，其特征在于，所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统分别通过防电流倒灌控制器与PSU连接以由所述PSU进行供电，所述防电流倒灌控制器与所述CPLD连接；
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略对所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统上电包括：
所述CPLD基于所述第一拨码开关与第二拨码开关的值和预设上电策略获得目标上电系统，所述目标上电系统包括所述PCIE驱动系统、所述第一PCIE控制处理系统以及所述第二PCIE控制处理系统中的至少一个系统；
所述CPLD基于GPIO管脚与所述防电流倒灌控制器对所述目标上电系统上电。
18.一种PCIE链路信号测试系统，其特征在于，所述系统包括：
CPLD模块，用于响应于第一预设信号，识别从所述PCIE链路采集的信号获得目标外插卡治具信息，所述PCIE链路至少包括PCIE3.0链路、PCIE4.0链路与PCIE5.0链路，所述外插卡治具信息至少包括PCIE型号和带宽；
所述CPLD模块还获取目标外插卡治具对应的Pn值并传送所述Pn值至基板管理控制系统，以及根据所述外插卡治具信息发送对应的S参数至所述基板管理控制系统；
基板管理控制系统模块，用于对CPU系统内的寄存器设置预置值和带宽，以及将所述S参数发送至所述CPU系统；
CPU系统模块，用于处理所述S参数，并采集预设数量电压数据生成反映所述PCIE链路信号质量的眼图质量。
19.一种计算机设备，其特征在于，所述计算机设备包括：
一个或多个处理器；
以及与所述一个或多个处理器关联的存储器，所述存储器用于存储程序指令，所述程序指令在被所述一个或多个处理器读取执行时，执行如权利要求1-17任意一项所述的PCIE链路信号测试方法。
20.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机指令，所述计算机指令使所述计算机执行如权利要求1-17任意一项所述的PCIE链路信号测试方法。
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