CN115856824B - 一种低资源消耗多相并行的距离维cfar实现方法 - Google Patents
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Abstract
本发明公开了一种低资源消耗多相并行的距离维CFAR实现方法，属于信号处理技术。本发明高效的利用BRAM资源，对使用DDR进行数据重排后的多个并行MTD输出数据进行缓存拼接得到大的数据位宽，提高数据输出的并行度，然后进行多相并行CFAR计算。具有的效果包括：相较于在FPGA进行CFAR处理的常规方法，由先缓存再串行滑窗CFAR变为高效缓存结构的多相并行CFAR，充分利用了BRAM特性。在数据速度维长度长和DDR带宽与输入数据带宽比例较大时的场合，能在FPGA上节约了80%以上的BRAM资源和50%左右的其他资源。
Description
技术领域
本发明属于雷达信号处理技术，具体涉及恒虚警检测(Constant False AlarmRate, CFAR)方向技术，特别是一种低资源消耗多相并行的距离维CFAR实现方法。
背景技术
基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)平台进行雷达信号处理，具有实时性高、带宽大等特点，已广泛用于雷达信号的处理系统中。
在雷达信号处理流程中，需要先进行数据重排，才能继续进行动目标显示(MovingTarget Inidcation, MTI)，动目标检测(Moving Target Detection, MTD)，CFAR等处理。而在FPGA中一般使用外部的双倍速率存储器(Double Data Rate SDRAM,DDR)来进行雷达数据的重排，为了充分利用DDR大带宽的特性，通常会将多个输入数据拼接成大位宽的数据然后在DDR中进行数据重排。这也导致了按速度维方向去读DDR时，会在一个时钟周期内输出一个大位宽的数据，由多个并行数据拼接而成，且这并行的数据是在同一个速度维，而DDR下一个周期的输出则是下一个速度维的多个并行数据。
在这样的情况下，为了实现距离维的一维CFAR，常规的方法需要使用片上随机存取存储器(Random Access Memory,RAM)将每个速度维的并行数据进行缓存并拆成小位宽的数据一个个读出，再进行CFAR滑窗。以Xilinx的FPGA为例，由于Xilinx的FPGA中一个BRAM大小固定为1bit*4k，最大可配成72bit*512的结构，若一个RAM的位宽256，深度为1，则需消耗4个BRAM，若该RAM的深度为512，也只需消耗4个BRAM。因此常规CFAR的缓存结构由于RAM位宽很大，深度很小，尽管缓存的数据量不大，但是对FPGA上的块RAM(Block RAM, BRAM)的利用率太低，会消耗FPGA上大量的BRAM、寄存器等资源。
发明内容
本发明所要解决的技术问题是，减少在FPGA中进行距离维CFAR处理的资源浪费，提高资源的利用率。
本发明为解决上述技术问题所采用的技术方案是，一种多相并行的CFAR技术。
对于常规在FPGA上进行距离维CFAR处理，需要使用数量为脉冲个数的RAM来存储MTD后并行输出的同速度维上连续多个距离维数据，然后将并行输入的数据一个个读出，进行距离维上的CFAR滑窗处理。显然这种情况下，由于每个RAM的位宽很大,需要消耗FPGA中大量的BRAM资源，但深度很小所以BRAM的利用率很低；
为了节省FPGA中的BRAM资源，提高资源利用率，现提出一种低资源消耗多相并行的距离维CFAR实现方法，该方法包括：
步骤1：将N个并行的MTD输出存入深度为速度维维数V的RAM中，RAM地址从0递增至V-1，该RAM存满后存入第二个RAM, 一共存满A个这样的RAM；此时RAM(0)到RAM(A-1)中地址相同的数据都是相同速度维上的连续数据，MTD表示动目标检测；
步骤2：在存满A个RAM后的第一个MTD输出到来时，读取所有RAM中地址为0的数据，这样一次性得到A*N个连续的第一个速度维上的MTD 数据；同时把从MTD输出的数据存入RAM_0的地址0中；第二个MTD的输出到来时，所有RAM地址递增1，得到A*N个连续的第二个速度维上的MTD 数据，直到RAM(0)写满且读完；接下来写入RAM(1)的地址0中，直到RAM(A-1)写满后，再写入RAM(0)；重复步骤2中上述方法，直到MTD 输出最后一个数据；
步骤3：在步骤2中每个周期有效输出都是一个速度维上连续的A*N个数据，则每个周期对这些并行的数据进行参考窗长为b，保护窗长为d的CFAR处理，得到A*N个门限；其中最前面的(b+d)/2个门限和最后面的(b+d)/2个门限值由于窗不完整所以是无效的；
步骤4：待步骤2把所有速度维上数据都输出完成后，又重新从第一个速度维开始输出，此时数据较上一次的第一个速度维上的数据在距离维上会偏移N个单元，重复步骤3的方法，会得到A*N个门限，其中会包括上一次同速度维上的最后(b+d)/2个单元的有效门限；重复上述步骤直到得到所有单元的CFAR门限；
步骤5：将步骤2的输出延迟L个周期，与步骤4得到的门限值对齐，然后进行判决，一次性会得到A*N个判决结果；同时采用一个计数器从0计数到速度维V-1，每次递增1，对应判决结果的速度维单元的序号；采用另一个计数器从0计数到距离维D-A*N，当速度维计数满之后该计数器每次递增A，然后再加上1到A*N的偏移，对应每个判决结果的距离维单元的序号；
步骤6：将判决结果与相应的速度维、距离维信息合并后一起输出。
本发明的有益效果是：
多相并行距离维CFAR是基于FPGA高度并行化和使用DDR进行数据重排的特点，对相同速度维的多相并行的输入数据缓存拼接成更大的位宽后，进行多相并行的CFAR。虽然需要缓存更大量的数据但是可以充分利用FPGA上BRAM资源的特性，有效利用FPGA上BRAM资源，减少大量资源的消耗。
在数据速度维长度较长时，相对于常规CFAR，能够减少80%以上的BRAM资源和50%左右的其他资源。
附图说明
图1为基于FPGA的多相并行CFAR的系统框图；
图2为本方法提出的高效缓存结构图；
图3为常规方法的缓存结构图；
图4为同一速度维上进行多相并行门限计算的示意图。
具体实施方式
本发明多相并行CFAR的设计框图如图1所示；MRD数据输入后首先进行高效RAM缓存数据拼接，然后分别进行并行CFAR和延迟对齐，最后将并行CFAR和延迟对齐后的数据判决后输出。
案例一：数据重排前数据位宽16比特，距离维长度为8192，速度维长度为128，DDR位宽32比特，DDR一次突发传输长度为8。所以为了匹配DDR的带宽，需要将输入数据缓存16个变成256比特。DDR输出的数据按照速度维方向，位宽为256比特，也就是16个并行的16比特的数据。之后MTI/MTD以16相并行处理，每个时钟周期会输出16个数，每个数据位宽为16比特，共256bit。
步骤1：将16个并行的MTD输出存入深度为速度维维数128的RAM(0)中，RAM(0)地址从0递增至127，RAM(0)存满后存入RAM(1), 一共存满4个这样的RAM。此时RAM(0)到RAM(3)中地址相同的数据都是相同速度维上的连续距离维单元的数据。
步骤2：在存满4个RAM后的第一个MTD输出到来时，读取所有RAM中地址为0的数据，这样一次性得到64个连续的第一个速度维上的MTD 数据。同时把从MTD输出的数据存入RAM(0)的地址0中。第二个MTD的输出到来时，地址递增1，得到64个连续的第二个速度维上的MTD 数据，直到RAM(0)写满。接下来写入RAM(1)的地址0中，直到RAM(3)写满后，再写入RAM(0)。重复上述方法，直到MTD 输出最后一个数据。
步骤3：在步骤2中每个周期有效输出都是一个速度维上连续的64个数据，则每个周期可以对这些并行的数据进行参考窗长为16，保护窗长为4的CFAR处理，得到64个门限。其中最前面的10个门限和最后面的10个门限值，由于窗不完整所以是无效的。
步骤4：待步骤2把所有速度维上数据都输出完成后，又重新从第一个速度维开始输出，此时数据较上一次的第一个速度维上的数据在距离维上会偏移16个单元，重复步骤3的方法，会得到64个门限，其中会包括上一次同速度维上的最后10个单元的有效门限。重复上述步骤直到得到所有单元的CFAR门限。
步骤5：将步骤2的输出延迟10个周期，与步骤4得到的门限值对齐。将步骤2延迟后的数据与步骤4得到的门限进行判决，一次性会得到64个判决结果。同时有个计数器从0计数到速度维255，每次递增1，对应判决结果的速度维单元的序号。还有个计数器从0计数到距离维8191，当速度维计数满之后该计数器每次递增16，然后再加上1到64的偏移，对应每个判决结果的距离维单元的序号。
步骤6：步骤5中会一次性得到64个判决结果及对应单元的速度维序号和距离维序号，合并后一起输出。
本方法提出的高效缓存结构图如图2所示；速度维方向输入16相，每相位宽16bit；分别采用4个RAM拼接，每个RAM速度维方向输出16相，每相位宽16bit；拼接后4个通道，每个通道16相，每相16bit。
在案例一中本方法中的每个RAM位宽为256比特，深度为128，每个RAM会消耗4个BRAM资源，总共4个通道，会消耗4*4(16)个BRAM资源。常规方法中每个RAM位宽256比特，深度为1，每个RAM会消耗4个BRAM，总共有128个通道，会消耗128*4(512)个BRAM资源。经过在Xilinx的xczu27dr FPGA上实验验证，使用并行多相CFAR会节约97%左右的BRAM资源，具体资源消耗情况如表1所示。
常规方法的缓存结构图如图3所示；速度维方向输入16相，每相位宽16bit，每个RAM输出后进行CFAR滑窗处理。
案例二：数据重排前数据位宽16比特，距离维长度为8192，速度维长度为256，DDR位宽32比特，DDR一次突发传输长度为4。所以为了匹配DDR的带宽，需要将输入数据缓存16个变成256比特。
若使用多相并行CFAR处理，则每个RAM位宽为256比特，深度为256，每个RAM会消耗4个BRAM资源，总共4个通道，会消耗4*4(16)个BRAM资源。常规CFAR方法中每个RAM位宽256比特，深度为1，每个RAM会消耗4个BRAM，总共有256个通道，会消耗256*4(1024)个BRAM资源。
经过在Xilinx的xczu27dr FPGA上实验验证，使用并行多相CFAR会节约98.5%左右的BRAM资源，具体资源消耗情况如表2所示
案例三：数据重排前数据位宽64比特，距离维长度为8192，速度维长度为128，DDR位宽32比特，DDR一次突发传输长度为4。所以为了匹配DDR的带宽，需要将输入数据缓存8个变成256比特。
同一速度维上进行多相并行门限计算的示意图如图4所示；距离维方向上共有D个单元，后一次CFAR窗与前一次重叠一个单元。
若使用多相并行CFAR处理，则每个RAM位宽为256比特，深度为128，每个RAM会消耗4个BRAM资源，总共16个通道，会消耗16*4(64)个BRAM资源。常规CFAR方法中每个RAM位宽256比特，深度为1，每个RAM会消耗4个BRAM，总共有128个通道，会消耗128*4(512)个BRAM资源。
经过在Xilinx的xczu27dr FPGA上实验验证，使用并行多相CFAR会节约87%左右的BRAM资源。具体资源消耗情况如表3所示。
通过三种案例验证，在DDR 带宽和数据输入带宽一定的情况下，数据的速度维长度越长，则资源节约效果越好；在数据速度维长度一定的情况下，DDR带宽与数据输入带宽比值越大，则资源节约效果越好。在一般场景下，本方法较常规方法节约80%以上的BRAM资源，节约50%左右的其他资源。
表1 案例一在Xilinx的xczu27dr FPGA上常规CFAR与本方法CFAR资源消耗对比
表2 案例二在Xilinx的xczu27dr FPGA上常规CFAR与本方法CFAR资源消耗对比
表3 案例三在Xilinx的xczu27dr FPGA上常规CFAR与本方法CFAR资源消耗对比
Claims (1)
1.一种低资源消耗多相并行的距离维CFAR实现方法，其特征在于，该方法包括：
步骤1：将N个并行的MTD输出存入深度为速度维维数V的RAM中，RAM地址从0递增至V-1，该RAM存满后存入第二个RAM, 一共存满A个这样的RAM；此时RAM(0)到RAM(A-1)中地址相同的数据都是相同速度维上的连续数据，MTD表示动目标检测；
步骤2：在存满A个RAM后的第一个MTD输出到来时，读取所有RAM中地址为0的数据，这样一次性得到A*N个连续的第一个速度维上的MTD 数据；同时把从MTD输出的数据存入RAM_0的地址0中；第二个MTD的输出到来时，所有RAM地址递增1，得到A*N个连续的第二个速度维上的MTD 数据，直到RAM(0)写满且读完；接下来写入RAM(1)的地址0中，直到RAM(A-1)写满后，再写入RAM(0)；重复步骤2中上述方法，直到MTD 输出最后一个数据；
步骤3：在步骤2中每个周期有效输出都是一个速度维上连续的A*N个数据，则每个周期对这些并行的数据进行参考窗长为b，保护窗长为d的CFAR处理，得到A*N个门限；其中最前面的(b+d)/2个门限和最后面的(b+d)/2个门限值由于窗不完整所以是无效的；
步骤4：待步骤2把所有速度维上数据都输出完成后，又重新从第一个速度维开始输出，此时数据较上一次的第一个速度维上的数据在距离维上会偏移N个单元，重复步骤3的方法，得到A*N个门限，其中会包括上一次同速度维上的最后(b+d)/2个单元的有效门限；重复上述步骤直到得到所有单元的CFAR门限；
步骤5：将步骤2的输出延迟L个周期，与步骤4得到的门限值对齐，然后进行判决，一次性会得到A*N个判决结果；同时采用一个计数器从0计数到速度维V-1，每次递增1，对应判决结果的速度维单元的序号；采用另一个计数器从0计数到距离维D-A*N，当速度维计数满之后该计数器每次递增A，然后再加上1到A*N的偏移，对应每个判决结果的距离维单元的序号；
步骤6：将判决结果与相应的速度维、距离维信息合并后一起输出。
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