CN111812632A - 一种基于fpga的二维有序统计恒虚警检测器实现方法 - Google Patents
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Abstract
本发明雷达目标检测技术领域,具体涉及一种基于FPGA的二维有序统计恒虚警检测器实现方法。本发明的方法从二维功率矩阵输入开始,每个时钟周期都进行检测,降低数据缓存反复读取时延,能有效提高检测速度。针对传统OS‑CFAR(有序统计恒虚警)排序过程计算量大情况,采用并行比较完成FPGA实现方法降低排序复杂度。充分考虑模块的复用性,通过移位寄存器组完成二维滑窗结构设置,实现二维OS‑CFAR检测,可节省FPGA的BRAM内存资源和DSP资源。
Description
技术领域
本发明属于雷达目标检测技术领域,具体涉及一种基于FPGA的二维有序统计恒虚警检测器实现方法。
背景技术
雷达目标检测常用到恒虚警(CFAR)检测,而有序统计类恒虚警(OS-CFAR)检测,相比单元平均恒虚警(CA-CFAR),多目标干扰能力强,能有效抑制近邻目标干扰。对动目标进行检测时,需要利用回波信号多普勒维信息,回波信号经过下变频、采样、脉压、相参积累处理后可得到二维功率矩阵。可在距离维和多普勒二维CFAR进行目标的检测。
传统二维检测方法需要将检测单元周围所有参考单元统计排序,如附图1所示。假设参考单元序列xi(i=1、…、N)排序后的序列为{x1,x2,…,xk,…,xN},之后找出第k个值记为xk。一般情况下,k取N/2~3N/4之间。门限因子系数记为αos,检测门限阈值检测单元数据值记为xt,判断若为有目标,否则判断为无目标。
采用硬件实现时,当二维功率矩阵太大,通过传统的缓存数据再排序比较会增加硬件存储资源耗费,且反复读写内存数据会增加检测时延,影响目标检测检测实时性。
发明内容
考虑到硬件资源消耗和检测实时性问题,本发明设计了一种基于FPGA的二维OS-CFAR流水检测结构,从二维功率矩阵输入开始,每个时钟周期都进行检测,降低数据缓存反复读取时延,能有效提高检测速度。针对传统OS-CFAR排序过程计算量大情况,采用并行比较完成FPGA实现方法降低排序复杂度。充分考虑模块的复用性,通过移位寄存器组完成二维滑窗结构设置,实现二维OS-CFAR检测,可节省FPGA的BRAM内存资源和DSP资源。
考虑到数据的流水输入特性。将每个距离单元的多普勒维数据连续输入检测器,在输入同时即进行检测,输出为检测结果、目标功率值、目标距离单元号、目标多普勒单元号。二维OS-CFAR检测设计如附图2所示,具体设计如下。
1.根据二维矩阵规模设计移位寄存器组。
假定二维功率矩阵规模为M×L,M为多普勒维单元数,L为距离单元数。一般多普勒维单元数小于距离单元数,设置寄存器组长度为M,即一个移位寄存器组包含M个寄存器。为方便数据对称处理,设置距离维滑窗长度为奇数X,则需调用X组寄存器组,依次编号记为1~X。设置多普勒维滑窗长度为奇数Y,则每个寄存器组需调用Y个寄存器,寄存器依次编号为1~Y。移位寄存器组之间数据传递赋值保持首尾相接,数据赋值传递关系如附图3所示。
2.确定距离维参考单元、保护单元、检测单元寄存器组编号。
设置距离维的左、右窗参考单元数都为a,左、右保护单元数都为b,距离维滑窗长度为X=2a+2b+1。编号为1~a、(a+2b+2)~X寄存器组分别为左、右参考单元寄存器组。编号为(a+1)~(a+b)、(a+b+2)~(a+2b+1)寄存器组分别为左、右保护单元寄存器组。编号Xc=a+b+1的寄存器组为检测单元寄存器组,即滑窗中心位置。
3.确定多普勒维参考单元、保护单元、检测单元寄存器编号。
设置多普勒维上、下参考单元数都为c,上、下保护单元数都为d。多普勒维滑窗单元总长度Y=c+d+1。编号为1~c、(c+2d+2)~Y寄存器分别为上、下参考单元寄存器,编号为(c+1)~(c+d)、(c+d+2)~(c+2d+1)寄存器分别为上、下保护单元寄存器。编号Yc=c+d+1,为检测单元寄存器。
4.二维功率数据输入定义
定义二维OS-CFAR模块输入端口为两个,端口1为输入功率矩阵数据使能,位宽为1位,使能为高电平代表输入使能有效。端口2为输入数据对器使能为高输入,数据位宽可根据精度需要定义。
将规模为M×L二维矩阵按列连续输入,即从第1个距离单元号开始依次输入对应多普勒单元待测数据1~M,直到最后第L个距离单元号中最后一个多普勒单元数据输入结束。每个FPGA主时钟沿到来输入一个数据。
5.二维OS-CFAR检测实现方法
数据输入后分为距离维和多普勒维两路支路并行处理。整体检测结构设计如附图3所示。多普勒维支路数据输入后再分为两路并行处理,一路负责提取检测单元原始数据,另一路进行多普勒维检测结构。距离维支路数据进入距离维检测结构。下面分别对(1)、(2)、(3)进行具体说明。
(1)检测单元数据提取。
①输入数据首先经过延时单元1,完成检测单元组原始数据提取。延时单元1调用RAM-Based Shift Register IP实现,移位长度设置为M×(a+b),输出分两路,其中一路输入延时模块2.
②延时单元2同样调用RAM-Based Shift Register IP,移位数设置为c+d。延时单元2输出即为检测单元原始数据,也称为待测数据。如附图3中虚线框所示。
(2)多普勒维OS-CFAR检测
①FPGA中重新调用一组寄存器组,记为寄存器组D,寄存器个数与多普勒维滑窗长度一致,Y=2c+2d+1。
②延时单元1输出数据通过乘法器1乘以多普勒维门限因子系数αd,之后将数据输入移位寄存器组D,每个FPGA主时钟下完成一次寄存器间赋值传递。
③并行调用2c个比较器C,对应2c个多普勒维参考单元。将待测数据输入比较器C的A端,多普勒参考单元寄存器值输入比较器C的B端。比较器若A>B则输出结果R=1,否则输出为0,通过逻辑代码编写也比较简单,封装成基本通用模块,也方便直接调用。
④并行完成编号为1~c、(c+2d+2)~Y的寄存器值与待测数据同步输入比较器C。若待测数据大于哪个参考单元寄存器值则比较器输出为1,否则输出0。
⑤将所有多普勒维比较器单元输出结果累加求和。为降低时延求和可直接在逻辑代码中用“+”实现,综合结果消耗查找表资源,不消耗DSP资源。可在一个时钟周期内完成累加求和,求和结果记为Zd。
(3)距离维OS-CFAR检测
①输入端口数据通过乘法器2乘以距离维门限因子系数αr,之后将数据输入一号移位寄存器组第一个寄存器,每个时钟上升沿完成一次寄存器赋值传递。寄存器组之间通过首位相接赋值,可完成21个寄存器组间数据赋值传递。
②确定距离维支路检测所需的参考单元值,编号为1~a寄存器组左参考单元寄存器组,编号为(a+2b+2)~X为右窗参考单元寄存器组。每个参考单元寄存器组第c+d+1个寄存器的值即为距离维支路参考单元值。
③并行调用2a个比较器C,对应2a个距离维参考单元。将待测数据输入比较器C的A端,将距离参考单元寄存器值输入比较器C的B端,A>B则输出结果R=1,否则输出为0。
④并行完成编号为1~a、(a+2b+2)~X的寄存器值与待测数据同步输入比较器C。若待测数据大于哪个参考单元寄存器值则比较器输出为1,否则输出0。
⑤将所有距离维比较器单元输出结果累加求和,同样采用逻辑代码用“+”完成累加求和,求和结果记为Zr。
(1)、(2)、(3)在FPGA中并行执行。由于寄存器组之间连续赋值传递,每个时钟周期参考单元值都会跟新,累加求和值Zd、Zr也会每个时钟周期跟新。
6.二维OS-CFAR检测判决条件改进
(1)OS-CFAR检测判决条件等价推导
假设参考单元序列xi(i=1、…、N)排序后的序列为{x1,x2,…,xk,…,xN}。门限因子系数记为αos,检测门限阈值判断检测单元xt的值若判断为有目标,否则判断为无目标。接下来进行等价判决条件推导。
(2)综合多普勒维与距离维门限条件进行判决
可进行距离维、多普勒维门限分开判决,多普勒维判断Zr>3a/2是否成立,距离维判断Zr>3c/2是否成立,之后再将两者判决结果“与”得到结果为1则代表有目标,为0则无目标。默认检测结果寄存器值为0,若判决结果条件成立则将寄存器的值拉高为1。
也可先合并距离维和多普勒维累加值Zd、Zr求和,结果记为Z,Z=Zd+Zr,再判断Z≥3(a+b)/2是否成立。若判决条件成立,则将检测结果寄存器的值拉高为1。
7.检测结果输出
定义二维OS-CFAR模块输出端口为4个:
端口1为检测结果输出端口,由检测结果寄存器赋值。
端口2为检测数据输出端口,由提取的检测单元数据赋值。
端口3多普勒单元号,多普勒号寄存器值以模为M循环计数进行累加计数,累加使能即为输入端口数据使能,每个距离单元都完成1~M计数变化。
端口4为距离单元号,多普勒单元计数器每循环一次,距离单元号寄存器值加1。
通过简单的打拍操作可让4个端口的检测结果、检测数据、多普勒单元号、距离单元号对其输出。检测结果标志为高时,方便读出目标多普勒单元号和距离单元号。后续处理也方便可根据检测结果缓存目标功率矩阵数据。
整个二维检测时延可以计算,时延模块1、时延模块2的时延总和为T。检测时延即为T,可计算T={M×(a+b)+c+d}/Fm。时延T与多普勒维单元数、滑窗规模、以及FPGA主频有关。一条流水线条件下数据输入时间为M×L/Fm。整体检测时间则与二维矩阵规模有关,即Ta=T+M×L/Fm。
本发明的有益效果是:
(1)节约BRAM资源和DSP资源
设计充分利用FPGA丰富的存器资源,构建了二维移位寄存器组。通过二维流水线检测设计,避免了二维功率矩阵数据缓存读取,节约了FPGA的BRAM资源消耗。由于距离维和多普勒维只使用到两乘法器,DSP资源最多消耗两个。
当二维矩阵规模为30×512,距离维和多普勒维滑窗长度为21,分析了FPGA实现的资源消耗情况,布局布线后显示的资源消耗分布没有消耗BRAM资源,DSP资源只消耗了1个。
(2)检测实时性高
通过流水线检测设计,每一个时钟周期都进行一次检测输出,检测时延低。检测时延只与半窗距离单元长度和多普勒单元维数有关。
当二维功率矩阵规模为30×512,FPGA主时钟使用100MHZ时,验证了仅在一条流水线情况下,检测时延T=(30×10+10)×10ns=3.1μs,由于是边输入边检测,当所有数据输入结束后3.1μs即可完成所有数据检测。整个功率矩阵输入时间为30×512×10ns=153.6μs,检测结束总时间为153.6μs+3.1μs=156.7μs,时延占比很小。
(3)模块通用性强
寄存器组设置具有通用性,通过修改调用寄存器组数,或寄存器组中个数可方便修改滑窗检测结构。寄存器编号也方便定位参考单元位置,可根据需要调整周围参考单元位置,实现参考单元为其他结构的二维CFAR检测。
整体模块设计的复用性也较高,可通过并行调用此模块完成多路并行检测,适用于整体单元数较多情况。
附图说明
图1为传统二维OS-CFAR检测流程;
图2为基于FPGA的二维OS-CFAR流水检测设计框图;
图3为二维OS-CFAR检测数据流向图;
图4为多目标时频二维分布图;
图5为二维OS-CFAR检测器FPGA实现仿真结果,(a)距离-多普勒二维检测仿真;(b)仿真局部放大图;
图6为二维OS-CFAR检测器资源消耗情况;
图7为二维OS-CFAR检测器时序情况。
具体实施方式
下面结合附图和实施例对本发明的技术方案进行详细描述。
实施例
本例包括以下步骤:
步骤1:根据二维矩阵规模设置移位寄存器组。
假定雷达回波数据经过MTI和MTD后,得到二维功率矩阵规模为30×512。代表多普勒维单元M=30,距离维单元L=512。
设置距离维滑窗长度为X=21,多普勒维滑窗长度Y=21,参考单元左、右、上、下参考单元都为8,保护单元数为2,中间为检测单元。虚警概率为10e-4,门限因子系数αr=αd=10.8。
用Verilog语言编程,通过for语句调用数组组成寄存器组。寄存器组数为21,每个寄存器组中的寄存器个数为30个,寄存器数据位宽设置为16bits。
步骤2:确定距离维参考单元、保护单元、检测单元寄存器组编号。
由距离维左右参考单元和保护单元关系a=8,b=2。则1~8为左参考单元寄存器组,9~10为左保护单元寄存器组,11为检测单元寄存器组。12~13为右保护单元寄存器组,14~21为右参考单元窗寄存器组。
步骤3:确定多普勒维参考单元、保护单元、检测单元寄存器编号。
由多普勒维上下参考单元和保护单元关系c=8,d=2。则1~8号为上参考单元寄存器,9~10为上保护单元寄存器组,11为检测单元寄存器。12~13为下保护单元寄存器组,14~21为下参考单元窗寄存器组。
步骤4:二维功率数据输入定义
二维OS-CFAR模块输入端口为两个,端口1定义输入使能,命名为enb_in,位宽1bit,为高代表输入使能有效。端口2为输入数据,命名为data_in,位宽16bits,对齐使能enb_in输入。
将规模为30×512二维矩阵按列连续输入,对齐输入使能,每个时钟上升沿输入一个数据。从第1个距离单元号开始依次输入对应多普勒单元待测数据1~30,直到最后第512个距离单元号中最后一个多普勒单元数据输入结束。
步骤5:二维OS-CFAR检测实现
(1)检测单元数据提取。
①输入数据数据首先输入延时单元1,延时模块1调用Xilinx的RAM-Based ShiftRegister IP实现,移位长度设置为30×(8+2)=300。延时模块1输出端分为两路。其中一路输入延时单元2.
②延时单元2也调用Shift Register IP实现,移位数设置为8+2=10。延时单元2输出端数据即为待测数据,对应寄存器命名为detect_data,位宽16bits。
(2)多普勒维OS-CFAR检测
①重新调用一组寄存器组D,寄存器个数为21。
②延时单元1输出的另一支路数据输入乘法器1,将数据乘以多普勒维门限因子系数αd,αd量化为16bits,相乘后位宽为32bits,之后将数据输入移位寄存器组D,每个时钟上升沿完成一次寄存器赋值传递。
③并行调用8×2=16个比较器C,对应上下各8个多普勒维参考单元,待测数据detect_data输入比较器C的A端,将多普勒参考单元寄存器值输入比较器C的B端,A>B则输出结果R=1,否则输出为0。
④并行完成编号为1~8、14~21号寄存器值与待测数据同步比较器。待测测数据大的参考单元寄存器值则比较器输出为1,否则输出0。
⑤逻辑代码中采用“+”进行累加,可在一个时钟周期内完成累加求和,求和结果记为Zd。
(3)距离维OS-CFAR检测
①输入端口数据输入乘法器2,乘以距离维门限因子系数αr,αr量化为16bits,相乘后位宽为32bits。之后将数据输入一号移位寄存器组第一个寄存器,每个时钟上升沿完成一次寄存器赋值传递。寄存器组之间通过首位相接赋值,可完成21个寄存器组间数据赋值传递。
②确定距离维支路检测所需的参考单元值,编号为1~8寄存器组左窗参考单元寄存器组,编号为14~21为右窗参考单元寄存器组。每个参考单元寄存器组第11个寄存器的值即为距离维支路参考单元值。
③并行调用8×2=16个比较器C,对应左右各8个距离维参考单元,将待测数据detect_data输入比较器C的A端,将距离参考单元寄存器值输入比较器C的B端,A>B则输出结果R=1,否则输出为0。
④并行完成编号为1~8、14~21号寄存器值与待测数据同步输入比较器C。若待测数据大于哪个参考单元寄存器值则比较器输出为1,否则输出0。
⑤将所有距离维比较器单元输出结果累加求和,同样采用逻辑代码用“+”完成累加求和,求和结果记为Zr。
步骤6:判决条件设置
合并距离维和多普勒维累加值,将Zd、Zr求和,Z=Zd+Zr,再判断是否Z≥24是否成立。若判决条件成立,则将检测结果寄存器的值拉高为1。
步骤7:检测结果输出
定义二维OS-CFAR模块输出端口为4个:
端口1输出检测结果detect_result,为高代表检测到目标。
端口2输出检测数据cut_value,代表当前检测单元数据。
端口3输出多普勒单元号cut_num_Doppler,多普勒号寄存器值进行1~30循环累加计数,对齐detect_result和cut_value输出。
端口4输出距离单元号cut_num_Range,多普勒单元计数器每次累加到30,距离单元号寄存器值加1。保证每个距离单元号跟新对齐第个多普勒单元号。
下面通过仿真示例证明本发明的实用性,采用多目标回波数据进行MATLAB仿真
雷达回波数据经过MTI和MTD后,得到的二维功率矩阵规模为30×512。代表多普勒维单元有30个,距离维单元有512个。通过Matlab仿真4个动目标,每个目标占据三个距离单元。
目标1距离单元号:80、81、82;目标2距离单元号:120、121、122;目标3距离单元:240、241、242;目标3距离单元号:400、401、402。杂波平均强度20dB,服从瑞利分布。目标回波信号强度25dB。时频二维分布图如附图3所示,尖峰处即为设定目标,四个动目标在对应距离单元上的多普勒单元号分别为10、22、16、13。
选择参考单元为“十”字型实现,距离维与多普勒维滑窗长度都为21,左右参考单元长度分别为8,保护单元为2。由于距离维和多普勒维单元数相同,可复用乘法器结果,只用1个乘法器。
基于FPGA的二维OS-CFAR检测实现结果仿真如附图5所示,输出detect_result为高的时刻即代表检测到目标。对齐detect_result输出目标对应距离单元号和多普单元号。4个目标距离单元号cut_num_Range的值分别为80、120、240、400,多普勒单元号cut_num_Doppler分别为10、22、16、13,通过对比Matlab仿真结果,检测到目标距离单元号和多普勒单元号与预期结果一致,验证了设计的正确性。
资源消耗情况如附图6所示。当距离维和多普勒维滑窗长度都为21时,资源消耗LUT1275个,LUTRAM 654个,FF 1642个,DSP slice 1个。
一般FPGA查找表寄存器资源较丰富,本设计的资源消耗也能适用许多不同型号FPGA。
在FPGA主时钟200MHZ下,二维OS-CFAR检测器实现的时序报告情况如附图7所示。可以看到,整个电路建立时间与保持时间都尚有余量,设计完全满足时序要求,保守使用100MHZ时钟没有问题。
Claims (1)
1.一种基于FPGA的二维有序统计恒虚检测器实现方法,其特征在于,包括以下步骤:
S1、假设二维功率矩阵规模为M×L,M为多普勒维单元数,L为距离单元数,设置寄存器组长度为M,即一个移位寄存器组包含M个寄存器,设置距离维滑窗长度为奇数X,需调用X组寄存器组,依次编号记为1~X,设置多普勒维滑窗长度为奇数Y,每个寄存器组需调用Y个寄存器,寄存器依次编号为1~Y,移位寄存器组之间数据传递赋值保持首尾相接;
S2、设置距离维的左、右窗参考单元数都为a,左、右保护单元数都为b,距离维滑窗长度为X=2a+2b+1,编号为1~a、(a+2b+2)~X寄存器组分别为左、右参考单元寄存器组,编号为(a+1)~(a+b)、(a+b+2)~(a+2b+1)寄存器组分别为左、右保护单元寄存器组,编号Xc=a+b+1的寄存器组为检测单元寄存器组,即滑窗中心位置;
S3、设置多普勒维上、下参考单元数都为c,上、下保护单元数都为d,多普勒维滑窗单元总长度Y=c+d+1,编号为1~c、(c+2d+2)~Y寄存器分别为上、下参考单元寄存器,编号为(c+1)~(c+d)、(c+d+2)~(c+2d+1)寄存器分别为上、下保护单元寄存器,编号Yc=c+d+1为检测单元寄存器;
S4、定义二维OS-CFAR模块输入端口为两个,第一端口为输入功率矩阵数据使能信号,位宽为1位,使能为高电平代表输入使能有效,第二端口为输入功率矩阵数据,第二端口受控于第一端口的使能信号;将规模为M×L的二维矩阵按列连续输入,即从第1个距离单元号开始依次输入对应多普勒单元待测数据1~M,直到最后第L个距离单元号中最后一个多普勒单元数据输入结束,每个FPGA主时钟沿到来输入一个数据;
S5、数据输入后分为距离维和多普勒维两路支路并行处理,多普勒维支路数据输入后再分为两路并行处理,一路负责提取检测单元原始数据,另一路进行多普勒维检测,距离维支路数据进入距离维检测,具体为:
提取检测单元原始数据:
输入数据首先经过第一延时单元,第一延时单元通过调用RAM-Based Shift RegisterIP完成检测单元组原始数据提取,移位长度设置为M×(a+b),输出分两路,其中一路输入第二延时单元;
第二延时单元调用RAM-Based Shift Register IP输出即为检测单元原始数据,定义为待测数据,移位数设置为c+d;
多普勒维检测:
FPGA中重新调用一组寄存器组,记为寄存器组D,寄存器个数与多普勒维滑窗长度一致,为Y=2c+2d+1;
第一延时单元输出数据通过乘法器乘以多普勒维门限因子系数αd,之后将数据输入移位寄存器组D,每个FPGA主时钟下完成一次寄存器间赋值传递;
并行调用2c个比较器C,对应2c个多普勒维参考单元,将待测数据输入比较器C的一端,多普勒参考单元寄存器值输入比较器C的另一端,比较器若A>B则输出结果R=1,否则输出为0;
并行完成编号为1~c、(c+2d+2)~Y的寄存器值与待测数据同步输入比较器C,若待测数据大于哪个参考单元寄存器值则比较器输出为1,否则输出0;
将所有多普勒维比较器单元输出结果累加求和,求和结果记为Zd;
距离维检测:
输入数据通过乘法器乘以距离维门限因子系数αr,之后将数据输入一号移位寄存器组第一个寄存器,每个时钟上升沿完成一次寄存器赋值传递,寄存器组之间通过首位相接赋值;
确定距离维支路检测所需的参考单元值,编号为1~a寄存器组左参考单元寄存器组,编号为(a+2b+2)~X为右窗参考单元寄存器组,每个参考单元寄存器组第c+d+1个寄存器的值即为距离维支路参考单元值;
并行调用2a个比较器C,对应2a个距离维参考单元,将待测数据输入比较器C的一端,将距离参考单元寄存器值输入比较器C的另一端,A>B则输出结果R=1,否则输出为0;
并行完成编号为1~a、(a+2b+2)~X的寄存器值与待测数据同步输入比较器C,若待测数据大于哪个参考单元寄存器值则比较器输出为1,否则输出0;
将所有距离维比较器单元输出结果累加求和,求和结果记为Zr;
S6、二维OS-CFAR检测判决:
将距离维、多普勒维门限分开判决,多普勒维判断Zd>3a/2是否成立,距离维判断Zr>3c/2是否成立,若都成立之后再将两者判决结果进行与运算,得到结果为1则代表有目标,为0则无目标,默认检测结果寄存器值为0,若判决结果条件成立则将寄存器的值拉高为1;
S7、检测结果输出:
定义二维OS-CFAR模块输出端口为4个:
端口1为检测结果输出端口,由检测结果寄存器赋值;
端口2为检测数据输出端口,由提取的检测单元数据赋值;
端口3为多普勒单元号输出端口,多普勒单元号寄存器值以模为M循环计数进行累加计数,累加使能即为输入端口数据使能,每个距离单元都完成1~M计数变化;
端口4为距离单元号输出端口,多普勒单元计数器每循环一次,距离单元号寄存器值加1。
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